双向移位寄存器CD4015,延时问题。--求助

天行者 · 发表于 2014-9-1 15:23:20

如下图所示。CD1,CD2双向移位寄存器（CD4015)各自构成8位寄存器，CD1,CD2合在一起形成16位寄存器。
CLOCK为上升沿执行移位操作。复位为低表示可以工作，DATA数据先为高电平，当CLOCK来一个上升沿后数据进入Q1B,然后将DATE置为低电平，
数据流向如下：
每来一个上升沿，理论上的高电平流向为CD1:Q1B->Q2B->Q3B->Q4B->Q1A->Q2A->Q3A->Q4A,---->CD2:Q1B->Q2B->Q3B->Q4B->Q1A->Q2A->Q3A->Q4A
每来一个上升沿，实际上的高电平流向为CD1:Q1B->Q2B->Q3B->Q4B->Q1A->Q2A->Q3A->Q4A,Q1B(同时为高电平)->Q2B->Q3B->Q4B->Q1A->Q2A->Q3A->Q4A
这种实际上的数据流向有时出现有时没有。具体是什么原因导致的了。这种现象非常不希望发生，求坛友帮助呀。

alias · 发表于 2014-9-1 16:46:34

>>这种实际上的数据流向有时出现有时没有。具体是什么原因导致的了

偶尔出现的不正常现象多与时脉不陡峭或稳定电平太短有关，对比CD4015资料文档检查一下你的CLOCK上/下降沿及稳定时间是否超标。

alias · 发表于 2014-9-1 16:50:24

勿忘每个 CD4015 VCC及地端要并接一个0.1uF旁路电容。

天行者 · 发表于 2014-9-1 17:30:21

alias 发表于 2014-9-1 16:50
勿忘每个 CD4015 VCC及地端要并接一个0.1uF旁路电容。

1是加旁边电容0.1uf的。
2：接上了示波器，没有违背时序特性。
5V电压下。
clock pulse width 180ns，我的是320us
两个脉冲之间的差值是15ms
脉冲频率 74.63HZ。

fulitun · 发表于 2014-9-1 17:38:07

是不是clock沿不够陡？

kebaojun305 · 发表于 2014-9-1 17:44:34

是沿太斗了吧被干扰了吧时钟数据串电阻并电容。这种数字电路对尖峰很敏感的。

fulitun · 发表于 2014-9-1 18:02:20

一般这样应用，在clock上都加一级施密特去驱动的

天行者 · 发表于 2014-9-1 18:14:03

fulitun 发表于 2014-9-1 18:02
一般这样应用，在clock上都加一级施密特去驱动的

这个一级施密特驱动是什么意思，不懂。求助。由于我主板上的是STM32F103VET6,所以我采用的是74LS07加上拉10K电阻驱动的。

天行者 · 发表于 2014-9-1 18:16:53

kebaojun305 发表于 2014-9-1 17:44
是沿太斗了吧被干扰了吧时钟数据串电阻并电容。这种数字电路对尖峰很敏感的。 ...

我查看了一下CLOCK的脉冲沿是很抖。几乎是方波，数据手册上面的clock rise and fall time 15us,我个人的理解是，芯片从低电平到高电平之间的最小时间是15us,所以我的两个脉冲间隔是15ms

haijun822 · 发表于 2014-9-1 18:23:40

CD2电路图是不是画错了？Q4B没有连到D_A上，怎么形成级联？？

天行者 · 发表于 2014-9-1 18:52:43

haijun822 发表于 2014-9-1 18:23
CD2电路图是不是画错了？Q4B没有连到D_A上，怎么形成级联？？

CD2 漏画了，应该是连在一起的。

fulitun · 发表于 2014-9-1 21:37:21

电阻减小点试试

天行者 · 发表于 2014-9-1 22:39:11

fulitun 发表于 2014-9-1 21:37
电阻减小点试试

刚刚看了一下，时钟数据串电阻用来匹配阻抗，请教一下，多大电阻比较合适。

alias · 发表于 2014-9-2 08:14:34

>>数据手册上面的clock rise and fall time 15us,我个人的理解是，芯片从低电平到高电平之间的最小时间是15us

不是的。那是说 rise/fall time 不能太慢，即电平由低跳高或高跌底的个程时间上最多不能超过15us。

天行者 · 发表于 2014-9-2 08:38:21

alias 发表于 2014-9-2 08:14
>>数据手册上面的clock rise and fall time 15us,我个人的理解是，芯片从低电平到高电平之间的最小时间是15 ...

rise/fall time 不能太慢，即电平由低跳高或高跌底的个程时间上最多不能超过15us。这个好像是芯片本身的特性，我假设最坏的情况是由低跳高或高跌底分别要15us，假设clock引脚起先为低电平，然后置为高电平，这时我要保证高电平的时间至少为15us+180ns吧，

是不是这样分析的，请指教，谢谢。

alias · 发表于 2014-9-2 09:07:52

>>这个好像是芯片本身的特性

这是芯片对外来输入时钟讯号沿跳变的要求。15us 是最大，小没问题，例如20ns或更小。
你另外指出的 180ns 是指你需要把电平保恃稳定的时间，是不能小於 180ns，但可以无限的长，例如20s。

xiaobendan · 发表于 2014-9-2 09:31:39

把每个信号端在近芯片位置加一个470欧姆的上拉电阻，为降低CPU功耗，在静态尽量保持几个信号为1

天行者 · 发表于 2014-9-2 13:06:03

alias 发表于 2014-9-2 09:07
>>这个好像是芯片本身的特性

这是芯片对外来输入时钟讯号沿跳变的要求。15us 是最大，小没问题，例如20ns ...

我的输入时钟clock的上下降沿很接近方波的，所以没有15us大，那么按理说是合理的。

alias · 发表于 2014-9-2 13:19:30

CD4015 Reset 脚要置高要维恃高电平多於200ns(我使用时会置高不小於1us)，重置才能有效及可靠。

天行者 · 发表于 2014-9-2 13:30:40

alias 发表于 2014-9-2 13:19
CD4015 Reset 脚要置高要维恃高电平多於200ns(我使用时会置高不小於1us)，重置才能有效及可靠。 ...

这个我知道，时间肯定大于200ns有几十ms，准备的来说我是用了N个CD4015（一个是8位）完成级联，问题往往就是一个CD4015的最后一个Q4A和下一个CD4015的Q1B会同时动作。搞不懂。

天行者 · 发表于 2014-9-2 14:03:29

天行者发表于 2014-9-1 18:16
我查看了一下CLOCK的脉冲沿是很抖。几乎是方波，数据手册上面的clock rise and fall time 15us,我个人的 ...

我将时钟，数据，复位线都串联了一个20欧姆的电阻，结果还是不行。

alias · 发表于 2014-9-2 14:07:14

用逻辑分析器观察 CD1:Q3A, Q4A, CD2:Q1B, D_B, Q2B, CLK 及 Reset 你就会找出原因。

请注意 Q4A 应该和 D_B 是连的，所以波形应相同。

天行者 · 发表于 2014-9-2 14:25:42

alias 发表于 2014-9-2 14:07
用逻辑分析器观察 CD1:Q3A, Q4A, CD2:Q1B, D_B, Q2B, CLK 及 Reset 你就会找出原因。

请注意 Q4A 应该和 ...

逻辑分析仪今天没有带，我把我的项目说一下把，项目硬件构成分成两部分。主板一块负责信号的输出（STM32F103作核心芯片，信号包括clock,DATA,RESET，每个信号在主板上使用了5V的上拉输出）,多个从板是由CD4015构成的，一个从板上有8个CD4015移位寄存器，即构成了36位的移移位寄存器，扩展时加1块正常，2块正常，3块正常，4块正常，但是到了第5个出现了问题，即两个CD4015中前一个的CD4015的最后一个Q4A和后一个CD4015中的第一个Q1B同时在同一个时钟上升沿同时变化了。去掉第5块板就没有问题。

yigang · 发表于 2014-9-2 15:29:52

本帖最后由 yigang 于 2014-9-2 15:39 编辑

天行者发表于 2014-9-2 14:25
逻辑分析仪今天没有带，我把我的项目说一下把，项目硬件构成分成两部分。主板一块负责信号的输出（STM32F ...

“从板”和“主板”之间是长线吗？>50CM，就要考虑长线的影响了，下图是一个出来长线传输时脉冲边沿的电路，注意，是后沿。我们先前设计电路是喜欢用“负逻辑”。。。

alias · 发表于 2014-9-1 15:23:21

>>每个信号在主板上使用了5V的上拉输出，所以我采用的是74LS07加上拉10K电阻驱动的。

你接那么多的闸门，上拉电阻 10K太高值了。使用 1K~560欧作 74LS07上拉电阻吧，保你接10块从板也没问题。

yigang · 发表于 2014-9-3 10:32:05

http://www.amobbs.com/forum.php? ... p;page=1#pid7836853

天行者 · 发表于 2014-9-3 14:34:21

yigang 发表于 2014-9-2 15:29
“从板”和“主板”之间是长线吗？>50CM，就要考虑长线的影响了，下图是一个出来长线传输时脉冲边沿的电 ...

没怎么看懂，我去你的另一个贴子去看一下，谢谢。

天行者 · 发表于 2014-9-3 14:36:52

alias 发表于 2014-9-2 17:59
>>每个信号在主板上使用了5V的上拉输出，所以我采用的是74LS07加上拉10K电阻驱动的。

你接那么多的闸门， ...

感谢呀，原因就是因为上拉10K驱动不了那么多门。非常感谢。

yigang · 发表于 2014-9-3 15:00:43

天行者发表于 2014-9-3 14:34
没怎么看懂，我去你的另一个贴子去看一下，谢谢。

http://www.amobbs.com/forum.php? ... p;page=1#pid7836853

alias · 发表于 2014-9-3 22:04:34

天行者发表于 2014-9-3 14:36
感谢呀，原因就是因为上拉10K驱动不了那么多门。非常感谢。

真实的原因，是连接这些门的接线及其对其它元件和地的分布电容，10K上垃在5V下只能有500uA或更小的电流去对这些电容充电，所以从机一多便出现问题。

片羽之神 · 发表于 2014-11-18 09:10:07

学习了！没太明白！以后慢慢理解吧！

bedlamitemcu · 发表于 2014-12-18 10:40:43

很不错的帖子学习了

NEXEN1106 · 发表于 2015-1-14 08:05:32

这个要MARK一下，后边学习

双向移位寄存器CD4015,延时问题。--求助

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