arm接外部存储器，SDRAM和SRAM

HEU2009Terry · 发表于 2015-1-27 22:16:09

arm7接外部sram和sdram，两种方案。因为ATMEL的sam7se芯片，主频<50Mhz. 所以通过分析时序约束条件，时序余量不够。

SRAM和SDRAM，画pCB时不用考虑等长走线。

尤其是SRAM。

（1500mil的走线延迟<0.3ns），目前板子SDRAM走线间相差1400mil，板子已经打样。

不知这么分析，有没有问题？

大家进行布线时，如何处理此类问题？走线延迟布线前，有预估吗？

wye11083 · 发表于 2015-1-27 22:23:09

35mm，50MHz，没有任何影响，100MHz会带来一点影响，200MHz就不能用鸟——窗口太小了。

HEU2009Terry · 发表于 2015-1-27 22:33:48

本帖最后由 HEU2009Terry 于 2015-1-27 22:41 编辑

HEU2009Terry · 发表于 2015-1-27 22:41:35

wye11083 发表于 2015-1-27 22:23
35mm，50MHz，没有任何影响，100MHz会带来一点影响，200MHz就不能用鸟——窗口太小了。 ...

wye11083，100MHZ，之前有人告诉，至少要做到5mm，大约200mil以内。我觉得，这个应该是经验。

你在遇到类似问题时，是根据经验来判断呢？

还是按照信号流向，有驱动端到接收端，根据器件手册的建立时间和保持时间。先估算一下。最大能接受的走线延迟是多少？

HEU2009Terry · 发表于 2015-1-27 22:51:18

wye11083 发表于 2015-1-27 22:23
35mm，50MHz，没有任何影响，100MHz会带来一点影响，200MHz就不能用鸟——窗口太小了。 ...

wye11083 ，你说的窗口，是时序分析时，发送端时钟窗口大于接收端的时钟窗口的那个窗口吗？

太极风436 · 发表于 2015-1-27 22:53:49

学习了。。。。。

wye11083 · 发表于 2015-1-27 23:30:23

HEU2009Terry 发表于 2015-1-27 22:41
wye11083，100MHZ，之前有人告诉，至少要做到5mm，大约200mil以内。我觉得，这个应该是经验。

你在遇到 ...

有些确实是经验，但是更多的是用笔算出来的。FR4铜皮每10cm可以认为延时1ns左右，那么一来一回就是2ns。一个1Gbps系统，每bit时间为1ns，DLL之类以及线路jitter和skew加起来可能高达0.3ns，则在严格等长条件下你只有0.7ns的窗口——你又加了0.35ns的路径延时，信号就没有了。等长，只是尽量保证系统正常工作的必要条件而已。低速电路不用管，进入高速之后，你不得不去计算每个部分的长度。
5Gbps允许差分信号长度差：200ps bit时间，30% skew + jitter，再加上30% 对端skew + jitter，走线skew认为是15%，你的理论窗口只有30%左右——12.5Gbps系统的实际窗口只要在10%左右就能正确同步，时钟同步粒度差不多在1/32到1/64周期之间。可想而知，信号线差度差1mm，对最终信号都会带来5%的窗口缩小。所以，原则上，高速信号能等长就等长。低速的，谁在乎。

JackFrost · 发表于 2015-1-27 23:33:13

以前用AT91SAM9260 的片子，外部2片16位SDRAM ，还是双面板布线，频率只能80MHZ左右最大，还是画了等长的

GunGun · 发表于 2015-1-28 08:42:52

参考一下。

arm接外部存储器，SDRAM和SRAM

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