安路 奥格 FPGA 替代 EP4 及 MAX

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安路
http://www.anlogic.com/

EF1  基本兼容MAX3000/7000/240  330/650LES  (300有TQFP64)
EF2  1500-4500LES ， 有带M3内核
EG4  10K-20L LES 有带SDRAM ,DDRAM
AL3  10K LES 有带SDRAM

需要AL-TD-DOWNLOADER 可以自制，开发软件有效期60天，官网注册可下载。


奥格
http://www.alta-gate.com/

AG1280Q48  1280 LES ，带BRAM,PLL 内置FLASH，但脚少  
AG1K /3K    1280LES /2560LES，不带FLASH，其他同AG1280，但脚少  
AG6K/10K/11K  兼容EP4CE6/CE10

使用Q2开发，下载器可用USB BL***。
但是我不能用modulsim来仿真，这个仅限于替代EP4/MAX，
用Q2开发好了之后，替换为AG的IP来使用。

这些就是我日常用的FPGA，AG1280Q48核心板有闲余空板空片。
其余手册可以在力创商城及芯片官网找到，价格参考力创批价。

dukelec

之前尝试用 奥格 1K 的片子，有一些不方便的地方：
RAM 不能自动识别，必须手动调用 IP；
约束有点弱，貌似不能约束非 register 的线路，譬如不支持 http://blog.dukelec.com/crystal-input-to-fpga 这种无源晶振的约束方式。同时也担心其它的约束通过但实际电路不稳定的情况，楼主用起来稳定性如何？
看不到布线后的布局图，譬如我用无源晶振，无法确认两个引脚和反向器的位置关系。

wye11083

dukelec 发表于 2019-5-17 15:48
之前尝试用 奥格 1K 的片子，有一些不方便的地方：
RAM 不能自动识别，必须手动调用 IP；
约束有点弱，貌似 ...

我到现在也不知道奥格到底有没有自己的开发工具。。安路还不错，1700跑一遍简单led测试工程只需要几秒。

90999

dukelec 发表于 2019-5-17 15:48
之前尝试用 奥格 1K 的片子，有一些不方便的地方：
RAM 不能自动识别，必须手动调用 IP；
约束有点弱，貌似 ...

可以，设置GCLK pin13 为输入， pin14 为pin13的反向器输出， 外部挂在 三脚8M - 24M 晶体即可。

我之前也是设置PIN13 输出 ，PIN14 输入，给PLL，结果不行，反之就可以了。

用起来暂时没发现什么问题.....可能是我内部200MHZ外部50MHZ的缘故。

ram 毕竟 ip 不是altera的，所以不能正常识别。

90999

wye11083 发表于 2019-5-17 16:11
我到现在也不知道奥格到底有没有自己的开发工具。。安路还不错，1700跑一遍简单led测试工程只需要几秒。 ...

我试过yosys，可以综合标准语法，但是ip因为有黑核，综合出来后，软件不认。
详细的要官方支持才行，但是官方似乎不愿意搞。

阿豪博士

估计 搞来搞去都是代替A家的。代替X家的有吗？

90999

阿豪博士 发表于 2019-5-18 11:37
估计 搞来搞去都是代替A家的。代替X家的有吗？

XA都是一样的啊，就是看PIN和谁对应了。我记得安路好像有几款，具体型号不记得了。不过我都是把verilog代码移过来，都可以直接用，IP肯定要改的。

dukelec

90999 发表于 2019-5-17 16:48
可以，设置GCLK pin13 为输入， pin14 为pin13的反向器输出， 外部挂在 三脚8M - 24M 晶体即可。

我之前 ...

能跑 200M？做什么用的？这种级别的片子我再怎么优化也只能到 60M 左右，为了日后增加功能，不用修改时钟频率，所以我通常选择 40MHz 做主时钟。

它这个约束貌似对 RAM IP 不起作用，我试过建一个工程，里面只有一个 RAM IP，把 IP 的所有管脚直接引出到 IO 口，综合报告找不到时钟，这是正常的吗？担心跑复杂应用的稳定性。

感觉布线才是最麻烦的，都用 yosys 做了，为啥网表反而要用 Q 生成？如果统一用 yosys, 然后能自动识别 RAM 就方便了。

90999

dukelec 发表于 2019-5-18 11:52
能跑 200M？做什么用的？这种级别的片子我再怎么优化也只能到 60M 左右，为了日后增加功能，不用修改时钟 ...

1. module pin_ram(id,od,clk,rw,rst,ia);
   
2. 
   
3. input [3:0] ia;
   
4. input [3:0] id;
   
5. output [3:0] od;
   
6. input clk,rw,rst;
   
7. 
   
8. a5 a6 (
   
9.    .Clk0(clk),
   
10.    .ClkEn0(1),
    
11.    .AsyncReset0(rst),
    
12.    .WeRenA(rw),
    
13.    .DataInA(id),
    
14.    .AddressA(ia),
    
15.    .DataOutA(od)
    
16. );
    
17. 
    
18. endmodule

复制代码

计数器16bit可以跑200M，复杂起来了当然只能跑5-60M,毕竟单位单元少，LUT4的。

RAM IP 外接到IO 是可以的， 刚刚试了没问题，正常综合出来。


估计IP是用Q做的，YOSYS如果做了就会被破解把，而且自动识别 RAM 不一定灵。

dukelec

90999 发表于 2019-5-18 12:20
计数器16bit可以跑200M，复杂起来了当然只能跑5-60M,毕竟单位单元少，LUT4的。

RAM IP 外接到IO 是可以 ...

我刚试了下 Lattice, 直接把 RAM IP 引到 IO 口一样识别不到时钟，这一点我错怪 alta-gate 了。（综合都可以过，只是时钟报告是空的。）

关于 2 楼链接里面的无源晶振的接法，完整测试代码工程在：
https://github.com/dukelec/cdpga ... pga_b/code/cdpga_bx

clk_i 或者 clk_o 接到 pll, pll 再输出主时钟。

Lattice 综合之后，可以识别两个时钟，一个是在 sdc 约束文件里面通过 create_clock 建立的约束 clk_i 和 clk_o 的虚拟时钟 vclk, 另一个是 pll 输出的主时钟：


但我试 AG1K, 在 Q 工程里面就始终没法识别出两个时钟，请问 sdc 要怎么改写呢？
这是 AG1K 的测试工程：

还有一个问题，你在 4 楼说的 “8M - 24M 晶体”，有实际测试过吗？
我之前测试貌似发现：12M 不加约束，也基本没问题，16M 不加约束，内部线布长了就起振不了或者系统不稳定，怀疑频率再高可能不稳。
另外，Lattice iCE40UL 手册里面有写 PLL 的输入频率下限为 10M，不知道 AG1K 下限是否一样。
安全起见，还是选 12M 或 16M 好了，我之所以没选 12M 是因为 12M 的时候 iCE40 的 PLL 分不到我想要的整数频率 40M。

90999

dukelec 发表于 2019-5-18 14:28
我刚试了下 Lattice, 直接把 RAM IP 引到 IO 口一样识别不到时钟，这一点我错怪 alta-gate 了。（综合都 ...

不知道你买没买过我的板子，买过我都会发点灯范例。




改成AG1K的试试。


8M和24M实测没问题，我就直接上三脚晶体。约束没弄。

你示波器测XTO看看，反正你也是要引出来的。

dukelec

90999 发表于 2019-5-18 16:53
不知道你买没买过我的板子，买过我都会发点灯范例。

没有串并电容电阻？
你用的晶振内置了启动电容？
啥都不加的话，就算起振，波形应该不是很好吧？

我用的电路（Lattice 和 AG 用一样的电路）：


这篇帖子提到："工作良好的振荡波形应该是一个漂亮的正弦波，峰峰值应该大于电源电压的70%"
http://murata.eetrend.com/article/2017-07/1000499.html

流水灯用的资源小，芯片空余比较多，反向器布线通常都会靠近管脚，但是当资源用的多了，不加约束就容易有问题，此时反向器可能会放置在离管脚很远的位置，实测可以见二楼帖子。
不加约束，资源用多了之后不放心，随便改一下不影响任何功能的两个赋值语句的顺序，反向器的位置可能就会差别很大。

90999

dukelec 发表于 2019-5-18 18:31
没有串并电容电阻？
你用的晶振内置了启动电容？
啥都不加的话，就算起振，波形应该不是很好吧？

三端晶体就是内置电容的啊，至于限流电阻和增益电阻我没上。

至于波形的话，我实测GCLK作为XTI没问题，
如果不放心的话，单独用一对XTI,XTO做震荡，然后XTO脚接GCLK脚。
AG1K/1280的PLL贼差。

至于时许约束，看不到布线后的图....也不好调整。
有些语法不支持Q2

dukelec

90999 发表于 2019-5-18 20:59
三端晶体就是内置电容的啊，至于限流电阻和增益电阻我没上。

至于波形的话，我实测GCLK作为XTI没问题，

你在 4 楼提到的：
> 设置PIN13 输出 ，PIN14 输入，给PLL，结果不行
其实很容易理解，芯片的 pll 只允许 gclk 引脚输入，pin14 并非 gclk 脚，所以就会报错，altera 的 max10 等都是如此，不过 lattice ice40 的 pll 支持内部逻辑传递时钟输入。

晶体直接接 gclk 问题应该不大，gclk 的 IO 输入特性和普通 IO 输入特性可能会有些许区别，但谁更适合直连晶体还不好说。

我用的是比较新的 Q18，可以编译。

> AG1K/1280的PLL贼差。
这个能具体说说吗？有什么问题？

> 至于时许约束，看不到布线后的图....也不好调整。
> 有些语法不支持Q2
有时间我先试试 max10，看能不能搞出两个时钟出来，如果可以，再试 AG.
看不到也能忍，看报告的虚拟时钟的 Fmax 多大，把约束的改的逼近 Fmax 即可，超过也可以，但会有警告不太好。

目前有个案子，没时间测试，先上 lattice 的 qfn48 封装，后面有时间 ag1k 测稳定的话再考虑是否替换，ag1k 是 0.4mm pitch 的 qfn 封装，要比 lattice 的 0.5mm 小一些，大换小改动比较少。

90999

dukelec 发表于 2019-5-18 21:17
你在 4 楼提到的：
> 设置PIN13 输出 ，PIN14 输入，给PLL，结果不行
其实很容易理解，芯片的 pll 只允许 ...

PLL 抖动略大。

dukelec

90999 发表于 2019-5-18 22:11
PLL 抖动略大。

有没有对比过有源晶振，如果抖动也大，这锅才能让它背。

90999

dukelec 发表于 2019-5-18 22:41
有没有对比过有源晶振，如果抖动也大，这锅才能让它背。

你拿来做抖动不会影响的就没问题，做高频AD，DA以及SDM就不合适。

YFM

感觉还是很期待安路出100K LE的大规模fpga