请问 xilinx 7系列调用12G-SDI核时候 QPLL 和CPLL 可以共用148.5M时钟吗？

ackyee · 发表于 2020-9-20 01:51:38

如题  看到资料说是为了兼容  11.88 Gb/s 和11.88/1.001 Gb/s两种速率所以采用了两个 CLK  148.5 和148.35
但是  手册上很奇怪两种速率是通过对调 148.5和148.35 和QPLL CPLL的对应关系来实现速率兑换的
但是我板子上只画了一个可编程时钟  这就要命了
如果固定速率情况下可否QPLL 和CPLL都只用148.5M 不行的话我要重新做板子了

wye11083 · 发表于 2020-9-20 08:26:20

如果两边不是你的设备，貌似不行。。refclk会影响到线速率。

prow · 发表于 2020-9-20 08:31:18

速率固定的话给一个参考时钟就行

ackyee · 发表于 2020-9-20 08:40:48

wye11083 发表于 2020-9-20 08:26
如果两边不是你的设备，貌似不行。。refclk会影响到线速率。

也就是两个时钟永远都要是不一样的吗？

ackyee · 发表于 2020-9-20 08:41:52

wye11083 发表于 2020-9-20 08:26
如果两边不是你的设备，貌似不行。。refclk会影响到线速率。

两个时钟一个是负责输出的速率的，请问另一个是做什么用的呀

wye11083 · 发表于 2020-9-20 09:10:29

ackyee 发表于 2020-9-20 08:41
两个时钟一个是负责输出的速率的，请问另一个是做什么用的呀

那个没用过，还真不清楚。你仔细看协议手册应该能看出点什么东西出来。

ps：那个1.001Gbps是这个速率? 如果是这个速率，你可以用片内MMCM产生一个时钟给它用。

prow · 发表于 2020-9-20 09:33:51

本帖最后由 prow 于 2020-9-20 09:35 编辑

ackyee 发表于 2020-9-20 08:41
两个时钟一个是负责输出的速率的，请问另一个是做什么用的呀

完整的SDI设计是输入两路参考时钟，比如一个148.5M，另一个148.5/1.001M，这样QPLL和CPLL输出也是相差1.001倍
SDI模块可以选择用QPLL或CPLL的输出当时钟，并且可以动态切换，这样就实现了对所有SDI格式的支持
像你这样格式固定的话只接一路时钟就行

ocam-vesta · 发表于 2020-9-20 16:16:02

148.5是对应输出60帧，148.35对应输出59.94帧，只是应用的场景不一样，你帧率固定要啥俩时钟啊？

ackyee · 发表于 2020-9-20 16:33:23

ocam-vesta 发表于 2020-9-20 16:16
148.5是对应输出60帧，148.35对应输出59.94帧，只是应用的场景不一样，你帧率固定要啥俩时钟啊？ ...

也就是，我实际只用其中一个就可以了吧？我是按照zcu106画的图，我只画了一个可编程时钟上去，昨天看SDI资料，还有fmc载板才发现需要两个时钟。谢谢指教

ackyee · 发表于 2020-9-20 16:35:08

ocam-vesta 发表于 2020-9-20 16:16
148.5是对应输出60帧，148.35对应输出59.94帧，只是应用的场景不一样，你帧率固定要啥俩时钟啊？ ...

我好像看到描述里有提到，两个时钟是提供输出频率的，但是其中一个时钟需要给SDI工作用，具体因为板子还在贴片，没开始编程，所以还没完全摸清楚工作流程

ocam-vesta · 发表于 2020-9-20 16:48:11

你对SDI的工作流程不熟悉就上手，也是很大胆，有坑你估计已经跳下去了，你的SDI参考时钟要跟sensor参考时钟同源（不同源的话，SDI需从DDR读视频输出）；如果你没这么干，对方SDI接收设备会异常。

ackyee · 发表于 2020-9-20 19:00:30

ocam-vesta 发表于 2020-9-20 16:48
你对SDI的工作流程不熟悉就上手，也是很大胆，有坑你估计已经跳下去了，你的SDI参考时钟要跟sensor参考时钟 ...

如果不同源的话，可否自定义SDI传输协议，只用12G-SDI 当作数据信道，不走标准视频格式

这东西除了官方的资料，几乎没有资料呢

ackyee · 发表于 2020-9-20 19:01:56

ocam-vesta 发表于 2020-9-20 16:48
你对SDI的工作流程不熟悉就上手，也是很大胆，有坑你估计已经跳下去了，你的SDI参考时钟要跟sensor参考时钟 ...

主板做了DDR。摄像头端空间受限，只能用内部block ram来堆fifo了

ocam-vesta · 发表于 2020-9-21 10:38:44

ackyee 发表于 2020-9-20 19:00
如果不同源的话，可否自定义SDI传输协议，只用12G-SDI 当作数据信道，不走标准视频格式

这东西除了官方 ...

理论上可以，实际没用过，有没有什么问题不清楚；你自己写SDI IP估计没问题，但是用官方的IP就不清楚了，说不定他有错误检测的机制呢

ocam-vesta · 发表于 2020-9-21 10:41:35

ackyee 发表于 2020-9-20 19:01
主板做了DDR。摄像头端空间受限，只能用内部block ram来堆fifo了

SDI需要的是帧频和行频一直固定，不能有偏差（指的是像素级的偏差，每帧图像固定像素数，包含有效区和消隐区，非同源用FIFO隔离只能保证有效区无偏差，但是消隐区绝对有偏差）；另外SDI传输的都是limit range数据，你sensor过来的数据肯定是full range的，你这个方案能靠谱不？

ackyee · 发表于 2020-9-21 12:58:22

ocam-vesta 发表于 2020-9-21 10:41
SDI需要的是帧频和行频一直固定，不能有偏差（指的是像素级的偏差，每帧图像固定像素数，包含有效区和消 ...

只能先试了再看了，理论上fifo足够大就能排除消隐的偏差了进跟出都是同分辨率同帧率回头只能实际测试了

请问 xilinx 7系列调用12G-SDI核时候 QPLL 和CPLL 可以共用148.5M时钟吗？

阿莫论坛20周年了！感谢大家的支持与爱护！！

本帖子中包含更多资源

请问 xilinx 7系列 调用12G-SDI核时候 QPLL 和CPLL 可以共用148.5M时钟吗？

阿莫论坛20周年了！感谢大家的支持与爱护！！

本帖子中包含更多资源

请问 xilinx 7系列调用12G-SDI核时候 QPLL 和CPLL 可以共用148.5M时钟吗？