DDR3 pcb内层单端信号阻抗只能做到70欧，影响大不大？

xxdd

在做一款fpga + ddr3的板，速率计划跑1G。用了jlc的叠层结构，计算下来内层单端阻抗只能做到70欧，做不到50欧。这个对速率影响大不大？
这种情况下，外层阻抗是应该用50欧，还是用70欧呢？

yhg-cad

JCL做不了阻抗板。影响不大

hugohehuan

2312结构6mil线宽？
按理说走线阻抗必须统一，波形畸变的问题
但是DDR3不应该是40Ω么？

wye11083

1gbps还是1ghz？前者无所谓，后者不行。

xxdd

yhg-cad 发表于 2020-11-6 01:51
JCL做不了阻抗板。影响不大

JLC可以做阻抗结构呀，就是用JLC的叠层结构计算的，6层板，板厚1.2mm，按50ohm计算，线宽要14mil，拉不出来，线宽最宽只能到6mil，对应阻抗就到70ohm了。

xxdd

hugohehuan 发表于 2020-11-6 01:51
2312结构6mil线宽？
按理说走线阻抗必须统一，波形畸变的问题
但是DDR3不应该是40Ω么？ ...

你在哪里看到40ohm了？我看的所有资料都是说50ohm呀

xxdd

wye11083 发表于 2020-11-6 05:20
1gbps还是1ghz？前者无所谓，后者不行。

是数据率1Gbps

zxq6

1gbps，换算成频率就很低了吧，按最不济的8b算，也才125M ，然后ddr，还早/2，也就是，62.5M，不是可以随便弄嘛？

xxdd

zxq6 发表于 2020-11-6 08:11
1gbps，换算成频率就很低了吧，按最不济的8b算，也才125M ，然后ddr，还早/2，也就是，62.5M，不是可以随便 ...

不能这样算时钟频率呀，不管怎样，数线上数据是1秒钟变化1G次

huarana

xxdd 发表于 2020-11-6 08:31
不能这样算时钟频率呀，不管怎样，数线上数据是1秒钟变化1G次

只有1根数据线？  应该是时钟线clk是1Ghz得了吧

xxdd

huarana 发表于 2020-11-6 08:34
只有1根数据线？  应该是时钟线clk是1Ghz得了吧

是每根数据线都是1Gbps，时钟应该是500M

wye11083

xxdd 发表于 2020-11-6 08:54
是每根数据线都是1Gbps，时钟应该是500M

533mhz随便拉，等长都可以很宽松。

fengxin32

JLC不是还有另外一种叠层么？都试试。

xxdd

fengxin32 发表于 2020-11-6 11:01
JLC不是还有另外一种叠层么？都试试。

6层板只有一种叠层结构，4层才有两种

xxdd

wye11083 发表于 2020-11-6 09:19
533mhz随便拉，等长都可以很宽松。

那么等长和阻抗，哪个更重要一些？

hugohehuan

xxdd 发表于 2020-11-6 08:01
你在哪里看到40ohm了？我看的所有资料都是说50ohm呀

可以提供下你的数据来源么……
我看的所有资料都是DDR3/4/5是40Ω，只有SDR/DDR/DDR2才是50Ω。
赛灵思的ug933，镁光TN4113，JEDEC的官方文档。

xxdd

hugohehuan 发表于 2020-11-6 17:12
可以提供下你的数据来源么……
我看的所有资料都是DDR3/4/5是40Ω，只有SDR/DDR/DDR2才是50Ω。
赛灵思的 ...

hugohehuan

xxdd 发表于 2020-11-6 17:33

ug933是这么写的

xxdd

hugohehuan 发表于 2020-11-6 17:53
ug933是这么写的

我也搞不清以哪个为准了，希望有高手能解释一下