PCIE走线，相邻gnd层这种花焊盘会影响阻抗吗

狂羁青马 · 发表于 2021-1-18 11:25:17

PCIE插槽这种花焊盘，Gnd相邻层会影响走线质量吗

wye11083 · 发表于 2021-1-18 12:03:37

上下不连续，会影响pcie3.0及以上的信号。2.0还好吧。

狂羁青马 · 发表于 2021-1-18 18:34:22

wye11083 发表于 2021-1-18 12:03
上下不连续，会影响pcie3.0及以上的信号。2.0还好吧。

我现在板子pcie1.0都不稳定，我怀疑这里的影响
这种插槽如何穿线呢

wye11083 · 发表于 2021-1-18 21:23:36

狂羁青马发表于 2021-1-18 18:34
我现在板子pcie1.0都不稳定，我怀疑这里的影响
这种插槽如何穿线呢

你等长做好没？匹配电容前后都要绝对等长等相位，而且你要在线变短的地方拉等长，不能随便拉。

狂羁青马 · 发表于 2021-1-19 09:13:33

wye11083 发表于 2021-1-18 21:23
你等长做好没？匹配电容前后都要绝对等长等相位，而且你要在线变短的地方拉等长，不能随便拉。 ...

严格等长做了2mil，做了四个插槽有两个不能用，一个插槽的pcie走线相邻两个平面一个是完整的gnd，一个是电源层跨了分割，不知道是不是这个影响，另一个没发现哪里有问题，除了怀疑插槽这里的穿线
换层的地方需要打两个过地孔吗，这里PCIE走线对有的打了两个过孔，有的打了一个，有的没打

Ponker · 发表于 2021-1-19 09:17:55

狂羁青马 · 发表于 2021-1-19 14:24:53

Ponker 发表于 2021-1-19 09:17

当时板子线实在走不开了，就这样跨分割了，它不是主要参考GND层吗，保证GND完整是不是也行呢这种高速线必须保证上下两个平面都完整？？

Ponker · 发表于 2021-1-19 15:25:33

狂羁青马发表于 2021-1-19 14:24
当时板子线实在走不开了，就这样跨分割了，它不是主要参考GND层吗，保证GND完整是不是也行呢这种高速 ...

低频：电流会走电阻最小的路径

高频：电流会走阻抗最小的路径

Ponker · 发表于 2021-1-19 15:26:29

但你这样的焊盘，4层板的话影响不会太大

myiccdream · 发表于 2021-1-19 15:29:44

狂羁青马发表于 2021-1-19 14:24
当时板子线实在走不开了，就这样跨分割了，它不是主要参考GND层吗，保证GND完整是不是也行呢这种高速 ...

要看你这3个层之间的距离关系。
假设你的主参考层和线之间是H 的高度。
那么你不连续的那个参考层和线之间的高度要远大于这个H值，到底是3H还是5H什么的。我就忘记了

norman33 · 发表于 2021-1-20 10:13:51

高速走线地平面不完整，就像楼主发的图肯定是有影响的，但是最终影响会有多大只能实物测试为准，也就是说尽量保证地平面完整的前提下，要是出现了部分不完整的平面，结果只能自求多福了，运气好没问题，运气不好重新来

狂羁青马 · 发表于 2021-1-20 11:27:55

norman33 发表于 2021-1-20 10:13
高速走线地平面不完整，就像楼主发的图肯定是有影响的，但是最终影响会有多大只能实物测试为准，也就是说尽 ...

好吧，再调调看

kugel · 发表于 2021-1-20 19:59:47

pcie1.0都不稳定-----那肯定不是走线阻抗不连续的问题了，找找其他问题吧。

pcie2.0飞线都试过Ok，不会影响这么大。

eedesign · 发表于 2021-2-27 14:54:11

楼主解决了吗？我也遇到了，不知道是什么问题

jackboy · 发表于 2021-2-27 16:02:26

這多少有影響, 你這種情況下，PCB實際製作的時候pin和pin之間的銅箔可能都沒有了。所以如果非得這樣走, GND pin和内部銅箔要用full contact的方式, 這就沒有你説的"花焊盤“了。
另外要注意
1. PCIE差分阻抗控制在90+/-10 OHM，同一對lan, 兩根綫長度差5mil以内
2. 參考層只能GND，而且必須連續
3. 4層板VIA換層的地方要配GND VIA(將内層上下兩層GND連通)
4. 最長對和最短對之間的長度差不要超過1000mil
做到以上這些基本就不太可能有問題了

狂羁青马 · 发表于 2021-2-27 16:43:21

jackboy 发表于 2021-2-27 16:02
這多少有影響, 你這種情況下，PCB實際製作的時候pin和pin之間的銅箔可能都沒有了。所以如果非得這樣走, GND ...

你好，我之前做的PCIE子卡都是PCIE1.0或者PCIE2.0的阻抗控制在100Ω。
之前做的主板cpu是PCIE2.0（阻抗控制100Ω）的配这些子卡（PCIE1.0或者PCIE2.0）都很稳定。
这次我做的主板cpu是PCIE3.0（手册要求PCIE3.0阻抗走85Ω，但想到我之前做的子卡都是PCIE1.0或者PCIE2.0的阻抗都是100Ω，为了匹配子卡使阻抗连续，所以我将PCIE3.0阻抗控制在100Ω），
但是配这些子卡的时候，上电PCIE偶发丢设备（PCIE2.0子卡会丢，PCIE1.0稳定），如果设备不丢，PCIE运行又很稳定，感觉不像是PICE阻抗不连续引起的呢，难道是CPU上电问题？？

PCIE3.0究竟如何适配PCIE2.0或者PICE1.0子卡，cpu pcie3.0和子卡PCIE2.0或PCIE1.0阻抗如何控制呢
PCIE3.0 tx端AC电容要接0.22uf还是0.1uf呢

jackboy · 发表于 2021-3-1 18:11:11

PCIE 3.0 AC電容一般用0.22UF, 如果要跑滿PCIE3.0, 那麽主板和子卡的阻抗都在90OHM左右(也就是阻抗連續), 如果子卡是1.0或2.0雖然主板和子卡的阻抗有差異，但是速率也是稍低一些, 也是沒問題的.
認不到的問題可能是PCIE 阻抗也可能是你説的時序的問題. PCIE上電Lan是train的，train通了就能認到並正常工作，如果誤碼率低train不通就認不到了.
你可以試試看調整上電和PCIE的reset時序試試看.

狂羁青马 · 发表于 2021-3-2 11:14:48

jackboy 发表于 2021-3-1 18:11
PCIE 3.0 AC電容一般用0.22UF, 如果要跑滿PCIE3.0, 那麽主板和子卡的阻抗都在90OHM左右(也就是阻抗連續), ...

好的，谢谢，我再查查看

myiccdream · 发表于 2021-3-2 12:02:28

狂羁青马发表于 2021-3-2 11:14
好的，谢谢，我再查查看

如果你是主, 就按照PCIE 3.0 220nF.
如果你是主，按照最高的速率走阻抗。

楼上说的 90欧是怎么来的哩：
有的PCIE 要求100，有的要求85. 但是大家都可以接收正负10%的偏差，
100欧往下偏10% 就是90 . 85 往上偏10% 就是 92.5，来了个90欧的折中。但是实际做的时候这个90欧也是有偏差的！
所有请严格按照你的芯片SPEC 来。他说多少就是多少。

狂羁青马 · 发表于 2021-3-2 15:36:18

myiccdream 发表于 2021-3-2 12:02
如果你是主, 就按照PCIE 3.0 220nF.
如果你是主，按照最高的速率走阻抗。

你好，感谢回复。只能下一版按你说的走了。
现在的问题以你这边看，是PICE阻抗连续问题，还是CPU上电时序问题呢

myiccdream · 发表于 2021-3-2 16:41:04

狂羁青马发表于 2021-3-2 15:36
你好，感谢回复。只能下一版按你说的走了。
现在的问题以你这边看，是PICE阻抗连续问题，还是CPU上电时序 ...

PCIE 部分必须要在 BIOS起来之前就加载完毕
如果你们是FPGA 。那么请优化你们的程序。务必保证 PCIE 部分在 BIOS 开始扫描总线前完成加载

狂羁青马 · 发表于 2021-3-5 13:57:40

myiccdream 发表于 2021-3-2 16:41
PCIE 部分必须要在 BIOS起来之前就加载完毕
如果你们是FPGA 。那么请优化你们的程序。务必保证 PCIE 部 ...

嗯嗯，CPLD来控制cpu的上电时序和PCIE 子卡的复位，我们是先复位子卡的，即便我们在CPU上电之前复位仍然不行

myiccdream · 发表于 2021-3-6 20:31:44

狂羁青马发表于 2021-3-5 13:57
嗯嗯，CPLD来控制cpu的上电时序和PCIE 子卡的复位，我们是先复位子卡的，即便我们在CPU上电之前复位仍然 ...

你计算过你们子卡从上电到 FPGA 配置完成，再到PCIE 部分起来要多长时间没？

ackyee · 发表于 2021-3-6 20:43:50

本帖最后由 ackyee 于 2021-3-6 20:46 编辑

狂羁青马发表于 2021-1-19 09:13
严格等长做了2mil，做了四个插槽有两个不能用，一个插槽的pcie走线相邻两个平面一个是完整的gnd，一个是 ...

等长10mil 都不会出大问题，还有这么一个GND的孔不会那么无可救药的，你还是找找别的地方的问题吧。

PCIE的设计我熟悉，板子我画过几十款了等长可以适当的相差一点 10mil 以内都可以接受，重要的是参考层尽量要完整参考到，尽量不要跨层

狂羁青马 · 发表于 2021-3-8 09:56:21

myiccdream 发表于 2021-3-6 20:31
你计算过你们子卡从上电到 FPGA 配置完成，再到PCIE 部分起来要多长时间没？ ...

没计算过，但尝试了CPU bios扫描之前，早早复位子卡等待，CPLD可以控制cpu的上电，包括我先给子卡上电复位，再上电CPU都试过了

狂羁青马 · 发表于 2021-3-8 11:00:06

ackyee 发表于 2021-3-6 20:43
等长10mil 都不会出大问题，还有这么一个GND的孔不会那么无可救药的，你还是找找别的地方的问题吧。 ...

PCIE走线过孔换层需要这种伴地孔吗，我之前做的PCIE1.0和PCIE2.0都没打过伴地孔，也没出现过问题，这次cpu是PCIE3.0手册说明打伴地孔
因为走线空间有限，有的差分对每个过孔换层的地方都打了伴地孔，有的打了一个，有的没打，这种影响会很大吗
蓝色走线的是底层PCIE走线，PCIE这种可以走顶底层吗
CPU主板总共是四个插槽，三个插槽PCIE走线,有的走中间层上下都是GND完整平面还有底层走线（另一个相邻层是完整GND），一个插槽PCIE走线,走中间层上下都是GND完整平面，有一个差分对跨了电源平面的分割（但相邻层是完整GND）
还有一个×4通过高速接插件出去了，走线都是中间层，上下层都是完整GND
这些引出的PCIE都试过了，全部会出现上电丢设备现象

ackyee · 发表于 2021-3-8 12:54:31

本帖最后由 ackyee 于 2021-3-8 13:00 编辑

狂羁青马发表于 2021-3-8 11:00
PCIE走线过孔换层需要这种伴地孔吗，我之前做的PCIE1.0和PCIE2.0都没打过伴地孔，也没出现过问题，这次cp ...

你这个是PCIE？我没见过PCIE 走组间等长的呀我不是很确定这个问题，你最好查一下。组间等长是像缓存这种 SDR 单端信号一组很多信号线公用一个CLK 才弄的吧

不是很确定你最好查一下

PS 刚查了下组间等长不做严格要求 3inch 以内都可以呀，等于3000mil了

狂羁青马 · 发表于 2021-3-8 13:24:11

ackyee 发表于 2021-3-8 12:54
你这个是PCIE？我没见过PCIE 走组间等长的呀我不是很确定这个问题，你最好查一下。组间等长是像缓 ...

嗯呢，组间等长应该还好吧

狂羁青马 · 发表于 2021-3-11 09:22:35

ackyee 发表于 2021-3-8 12:54
你这个是PCIE？我没见过PCIE 走组间等长的呀我不是很确定这个问题，你最好查一下。组间等长是像缓 ...

您好，请问这个规范文档在哪里下载的呢？我这边找的PCIE规范没找到你图片中的描述呢，可以发一份吗

PCIE走线，相邻gnd层这种花焊盘会影响阻抗吗

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