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本帖最后由 cnxh 于 2022-5-28 08:44 编辑
下面是pdf上的资料,RCC_CFG_PLLMULT21到60,被省略,找遍全网,包括官网资料竟然都找不到,哪位兄弟知道,谢谢
包括搜索了他的下载的底层bsp Firmware Library也没有,本来想依次累加
#define RCC_CFG_PLLMULT21 ((uint32_t)0x20100000) /*!< PLL input clock * 21*/
#define RCC_CFG_PLLMULT22 ((uint32_t)0x20140000) /*!< PLL input clock * 22*/
但是RCC_CFG_PLLMULT61起前面是0x6,所以不知道什么时候起开头要0x6开始
168MHz PLL使用范例:
打开system_sxx32f10x.c找到当前的系统时钟频率配置函数(需经过上述PLL配置),如168MHz函
RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL9);
#define RCC_CFG_PLLMULT1 ((uint32_t)0x20000000) /*!< PLL input clock * 17 */
#define RCC_CFG_PLLMULT18 ((uint32_t)0x20040000) /*!< PLL input clock * 18 */
#define RCC_CFG_PLLMULT19 ((uint32_t)0x20080000) /*!< PLL input clock * 19 */
#define RCC_CFG_PLLMULT20 ((uint32_t)0x200C0000) /*!< PLL input clock * 20 */
…
#define RCC_CFG_PLLMULT61 ((uint32_t)0x60300000) /*!< PLL input clock * 61 */
#define RCC_CFG_PLLMULT62 ((uint32_t)0x60340000) /*!< PLL input clock * 62 */
#define RCC_CFG_PLLMULT63 ((uint32_t)0x60380000) /*!< PLL input clock * 63 */
#define RCC_CFG_PLLMULT64 ((uint32_t)0x603C0000) /*!< PLL input clock * 64 */
#define RCC_CFG_PLLRANGE ((uint32_t)0x80000000) /*!< PLL Frequency range */
#define RCC_CFG_PLLRANGE_LE72MHZ ((uint32_t)0x00000000) /*!< When PLL
frequency is less than or equal to 72MHz */
#define RCC_CFG_PLLRANGE_GT72MHZ ((uint32_t)0x80000000) /*!< When
PLL frequency is greater than 72MHz */
以设置72MHz 为例:
RCC->CFG |= (uint32_t)(RCC_CFG_PLLRC_HSE | RCC_CFG_PLLMULT9 |
RCC_CFG_PLLRANGE_LE72MHZ);
以设置200MHz 为例:
RCC->CFG |= (uint32_t)(RCC_CFG_PLLRC_HSE | RCC_CFG_PLLMULT25 |
RCC_CFG_PLLRANGE_GT72MHZ); |
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