有没有PLL能锁定几百K的低频时钟源呢？

smbxfdbz · 发表于 2024-3-24 09:05:12

PLL一般要10MHz以上的频率才能工作，但是我需要锁定一个频率只有几百K的时钟源

想着用VCXO+DAC+fpga或mcu动态追踪锁定，这感觉还挺麻烦的

有没有更简捷的实现方案呢？最好单芯片能解决，成本不要太高，请各位坛友帮忙出谋划策一下

zxq6 · 发表于 2024-3-24 09:29:02

如果能够接受高抖动，可以用fpga测量输入时钟，计算后输出需要的时钟。

why800 · 发表于 2024-3-24 10:02:40

cd4046

ibmx311 · 发表于 2024-3-24 10:40:45

几百k还叫低吗，不过一般是用至少十几兆，几十兆，或几百兆的锁相环系统分频得到几百k。因为在当前的条件下压控振荡器在20兆以上最容易获得较好的性能和体积。如果非要做几百k的vco当然也是不难的，只不过有些器件的体积不如十几兆到几百兆好控制。几百k的频率合成器其实还是挺常见的。简易的音频信号源以前就是做了两个低频的pll最后得到的音频，现在一般都是dds技术获得的。

myiccdream · 发表于 2024-3-24 10:50:24

可以的。甚至有芯片是专门用于锁定 GPS模块输出的1HZ 方波

wye11083 · 发表于 2024-3-24 10:51:38

我觉得你不用费这么大劲。对大多数显示器而言，只给de就能正常显示，然后用外部vsync+fifo暂存数据，然后用自己的timing generator发送de和数据，帧结束之后等vsync，通常都可以正确显示。实在不行就插入/删除多余的line，保持行timing不变，大多数显示器可能兼容不好。

smbxfdbz · 发表于 2024-3-24 11:28:20

wye11083 发表于 2024-3-24 10:51
我觉得你不用费这么大劲。对大多数显示器而言，只给de就能正常显示，然后用外部vsync+fifo暂存数据，然后用 ...
(引用自6楼)

普通LVDS接口确实可以这样处理，很简单

但我是用Xilinx的DP IP驱动显示器，DP IP内部是用AXIS Video Bridge+VTC将AXIS视频流转成native video，然后再由phy发送出去
AXIS Video Bridge+VTC这种架构无法锁定由外部vsync同步的视频源，如果强行输进来，整个DP IP会停止工作，显示器黑屏。

所以想着从时钟上入手，让两边的时钟源同步起来，应该就能解决问题

gzhuli · 发表于 2024-3-24 13:14:05

分频器呀。

amwjz · 发表于 2024-3-24 16:08:54

先PLL锁定10MHz以上，再分频

gzhuli · 发表于 2024-3-24 18:24:29

amwjz 发表于 2024-3-24 16:08
先PLL锁定10MHz以上，再分频
(引用自9楼)

反了，是VCO工作在10MHz以上，分频到几百k再给PLL锁定目标信号。

其实几百k的话CD4046的VCO可以工作在这个频率段，应该能满足LZ的需求。

smbxfdbz · 发表于 2024-3-24 20:09:23

gzhuli 发表于 2024-3-24 18:24
反了，是VCO工作在10MHz以上，分频到几百k再给PLL锁定目标信号。

其实几百k的话CD4046的VCO可以工作在这 ...
(引用自10楼)

CD4046是处理低频信号的，我需要生成一路几十M的时钟，给FPGA做系统时钟，看了一些这种专用时钟芯片，输入都10M以上，好像没有支持低频输入的

tomzbj · 发表于 2024-3-24 20:45:55

本帖最后由 tomzbj 于 2024-3-24 20:49 编辑

这有个用10k参考频率锁定10M VCXO的，改改就差不多了吧

要想简单，可以让VCO的输出作为单片机定时器的外部输入，定时器输出一路50%PWM接PLL的鉴相器输入，相当于用单片机做了可变分频器。不过可能抖动会大一些。

smbxfdbz · 发表于 2024-3-24 21:07:32

tomzbj 发表于 2024-3-24 20:45
这有个用10k参考频率锁定10M VCXO的，改改就差不多了吧

要想简单，可以让VCO的输出作为单片机定时器的外 ...
(引用自12楼)

谢谢分享，我研究一下

gzhuli · 发表于 2024-3-24 22:29:12

本帖最后由 gzhuli 于 2024-3-24 22:30 编辑

tomzbj 发表于 2024-3-24 20:45
这有个用10k参考频率锁定10M VCXO的，改改就差不多了吧

要想简单，可以让VCO的输出作为单片机定时器的外 ...
(引用自12楼)

他都有FPGA了，分频器随便弄啊，再随手拉个异或门出来就是鉴相器，外部RC低通一下送回VCXO控制端就完事了。

办法多得很，不过可能牵涉到一些LZ不熟悉的知识，一下子无从下手而已。

ibmx311 · 发表于 2024-3-25 04:41:56

控制vcxo其实不太好做的，因为频偏太小了。这玩意就应该该怎么办就怎么办。另外他想要的几百k时钟源很有可能要有失真指标，方波的可能不合适，以前我做几百k的VCO 磁罐都用上了，那玩意做实验的时候只能是自己绕，我是感觉这么苦逼的事情现在很少有人干了。当然了，如果Q值要求不高，用调帽的中周也行，但有没有干过面对电路感受是完全不一样的。找一个q表，看看谐振元件的q值在哪个频率谐振等确实是要干过这些事情才明白。一些东西还需要懂行的人出面才能定来，外行很难和别人交流。别小看几百k这个频段需要的仪器也不便宜。我以前认识一位搞代码的网友总是认为示波器fft就是频谱仪就是一个鲜明的例子，玩过的别说fpga了，找个cpld就足以写几个分频器，但没玩过的基本就是一头雾水就像我死活不想接触hal库一样导致h7至今没真正用起来，其实我一直都认为用dds得了，折腾啥啊。

smbxfdbz · 发表于 2024-3-25 08:59:34

ibmx311 发表于 2024-3-25 04:41
控制vcxo其实不太好做的，因为频偏太小了。这玩意就应该该怎么办就怎么办。另外他想要的几百k时钟源很有可 ...
(引用自15楼)

谢谢分享经验
我感觉用vcxo应该没问题，我需要的频偏比较小，几十ppm就够了，后续做板验证一下看看

tomzbj · 发表于 2024-3-25 09:21:42

wye11083 发表于 2024-3-24 10:51
我觉得你不用费这么大劲。对大多数显示器而言，只给de就能正常显示，然后用外部vsync+fifo暂存数据，然后用 ...
(引用自6楼)

嗯, 我之前用gd32输出vga的实验, 标准640*480*60帧虽然要求25.175M的像素时钟, 实际用25M没啥问题.

https://zhuanlan.zhihu.com/p/661887544

gzhuli · 发表于 2024-3-25 09:34:49

ibmx311 发表于 2024-3-25 04:41
控制vcxo其实不太好做的，因为频偏太小了。这玩意就应该该怎么办就怎么办。另外他想要的几百k时钟源很有可 ...
(引用自15楼)

LZ的需求没那么高，只是从几百k的外部信号恢复一个几十M的同步时钟给FPGA使用，其实就是一个简单的倍频应用。

这个需求在数字音频接口很常见(例如44.1k x 256 -> 11.2896M)，也有专用芯片，LZ就是要自己搭一个类似的东西而已。

h572 · 发表于 2024-3-25 11:22:56

FPGA或者CPLD就能实现，VCO用反相器+LC+变容管做一个，鉴相用异或门

有没有PLL能锁定几百K的低频时钟源呢？

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