问一个输入输出的问题~~不太懂

bad_fpga · 发表于 2009-3-7 11:07:32

问一个输入输出的问题~~不太懂
假设我在A模块定义了输出信号output reg[3:0] a
B模块要用到A模块的数据作判断，然后也有自加的算法，即a <= a + 1;
要怎么实现呢？
因为在B模块中，a 只能作为输入端口了吧？但输入端是不能作 a <= a + 1;。。。。。。。。。。。编译出错的，那怎么样做呢？

lixiao206 · 发表于 2009-3-7 20:27:50

定义了OUT只能当输出，a <= a + 1其中第二个A是读抄作，所以你行，第一你可以把OUT，改成输入输出双向口，或者加个寄存器

问一个输入输出的问题~~不太懂

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