VHDL心得与讨论：关于在不同process里控改变同一个变量

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小弟初学
经常遇到在不同process里面都对一个值做改变而导致错误提示
之前我只好尽量把两个动作放大同一个process里面，但是有时候这两个动作的时钟又不是同一个

比如：有计数开始信号a（上升沿有效），时钟clk ，和使能信号en   我想在a上升沿到来以后计10然后停止，等下一个a到来重复上述过程

问题在于开始信号a和clk两个上升沿信号
process(a,clk)
if(rising_edge(a) and clk)
是不行的Error (10628): VHDL error at test.vhd(40): can't implement register for two clock edges combined with a binary operator

于是我想到检测a和计数clk在两个process里
process(a)
if(rising_edge(a))then
  en<='1';--计数使能
.....
process(clk)

if(rising_edge(clk))then
.....
   if(count=10)then
     en<='0';--关闭计数

但这样又有不能在不同process对同一个变量(en)改变的问题
于是再改


process(a)
if(rising_edge(a))then
  flag_a<=not flag_b;
.....
process(clk)

if(rising_edge(clk))then
.....
   if(count=10)then
     flag_b<=flag_b;


process(flag_a,flag_b)
en<=flag_a xor flag_b;

前面两个process只对中间量flag赋值，而第三个process对两个中间变量异或


这个方法只对要改变的量是一个只有0、1两种状态的值
不知个位对这个问题有什么看法？请多提建议

sdmmqy

Why not use FSM? It is popular in VHDL..:)

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小弟刚接触VHDL 对状态机还不是很理解 感觉就是满足条件时从一个状态跳到另一个状态  感觉有点像译码器是吗？