请教：我一个正确的程序在quartus中时序仿真无法载入端口

xiao_zhi

这是我的一段程序
library ieee;
use ieee.std_logic_1164.all;       
entity select4_1 is
        port(a,b,c,d : in std_logic;
                 s0,s1 : in std_logic;
                 y : out std_logic);
end entity select4_1;
architecture one of select4_1 is
signal ss : std_logic_vector(1 downto 0);
        begin
                ss <= s0 & s1;
                process(ss)
                        begin
                                case ss is
                                        when "00" => y <= a;
                                        when "01" => y <= b;
                                        when "10" => y <= c;
                                        when "11" => y <= d;
                                        when others => null;
                                end case;
                end process;
end architecture one;
一个选通器 当s0=0，s1=0时候 y=a；当s0=1，s1=0时候，y=b；当s0=0，s1=1时候 y=c；当s0=1，s1=1时候 y=d；当我在进入波形仿真的时候 从node finder中加载从端口的时候 无法拖进波形仿真框中，随即我看了下编译报告 出现了警告，我不断的修改，结果还是不行
Warning (10492): VHDL Process Statement warning at select4_1.vhd(15): signal "a" is read inside the Process Statement but isn't in the Process Statement's sensitivity list  这是我a端口的一个警告 我知道错误在这里 但是我不太懂语法，感觉不出问题，忘指教一下，本人初次论坛问问题知道有经验的人很多，也很忙，希望能帮我解答一下。谢谢！

xiao_zhi

这个问题我已经解决了 最后我猜想是不是我设置错误了 我又重新新建了一个工程 重新调试了下 成功了

qxjwzl

我去试试