verilog = <= 的小问题

catking · 发表于 2009-8-10 12:57:21

在verilog 程序中，经常看见有些地方的赋值用的是 = 来实现，有时候用的是 <= 来实现，在这个地方有点不解，请问这两个之间有什么区别，又有什么样的关系啊。

bad_fpga · 发表于 2009-8-10 13:41:07

这个牵扯到阻塞和非阻塞了，楼主百度一下这两个关键词就知道了。

yxm433 · 发表于 2009-8-12 19:28:03

经典问题，上网搜一下就知道了

vipeinstein · 发表于 2009-9-23 13:43:34

好像是：一个是操作后结果立马改变，另一个是操作后结果不会马上变，而要等到某个时机才变

catking · 发表于 2009-9-28 08:37:18

现在我对这两个的理解，就是一个是并行，一个是串行，谢谢上面几位的回答！

verilog = &lt;= 的小问题