【菜鸟的疑问】学VHDL还是Verilog HDL好呢

tgl3721 · 发表于 2009-9-8 21:59:48

请教各位前辈，是学VHDL还是Verilog HDL好呢，有的人说VHDL好 ,有的又说Verilog好，夏宇文教授说中国和美国大多数是用Verilog的，欧洲大多数是用VHDL的；但我发现图书馆的书基本是VHDL的，
到底哪个好啊，很迷茫啊，都不知道应该学哪种

zgq800712 · 发表于 2009-9-9 07:55:14

那你就夏宇文教授把

pontiff · 发表于 2009-9-10 15:21:40

只要学出来都好。

mutoudonggua · 发表于 2009-9-10 16:40:55

VHDL比较学院派
国内公司还是Verilog HDL多
不过两种任意一种学好了都可以玩，转起来很快的

laoxizi · 发表于 2009-9-10 17:39:46

学VHDL吧，哈哈

livanfield · 发表于 2009-9-10 19:34:06

学verilog，有C的基础一周就能入门

bad_fpga · 发表于 2009-9-10 19:45:12

verilog~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

holycat · 发表于 2009-9-10 20:19:18

据说，VHDL更接近硬件，Verilog偏向C语言，但有些暧昧。
其实学啥都无所谓，若会了其中一种，需用另一种时，临时摸1天还说不懂才怪呢。

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