请问这段Verilog代码错的哪里？

hbchf

module disp;
parameter size=8,longsize=16;
reg [size:1] opa, opb;
reg [longsize:1] result;
        begin: mult
        reg [longsize:1] shift_opa, shift_opb;
        shift_opa=opa;
        shift_opb=opb;
        result=0;
                repeat(size)
                        begin
                                if(shift_opb[1])
                                result=result+shift_opa;
                                shift_opa=shift_opa<<1;
                                shift_opb=shift_opb>>1;
                        end
        end
initial
        begin
        $display("current scope is %d");
   end
endmodule

longquan

像VHDL

zxy1217

第一十二行的if语句后无begin 前面却有一个，不知是否这个原因。

zjykwym

input output 都没有

hbchf

只是仿真

missile054

这样可以？verilog的module后面应该有括号，还有接口，里面有input output吧