verilog可以对同一个时钟进行上升沿和下降沿采样吗

jlqamark · 发表于 2009-10-18 17:04:01

verilog可以对同一个时钟进行上升沿和下降沿采样吗：always@(posedge clk or negedge clk)，编译出错

minux · 发表于 2009-10-18 17:13:16

分成两个always块即可，不过这种情况最好使用FPGA/CPLD现成的双边沿DFF接口来做。

Friendz · 发表于 2009-10-18 17:28:27

好像括号里面只要(clk)就好吧，你再看看，坛子上有电子书下载的。

Friendz · 发表于 2009-10-18 17:28:41

http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=3259866&bbs_page_no=1&bbs_id=1029

roasn · 发表于 2009-10-18 17:36:56

一般来说，最好不要这样用，因为综合器对时钟优化的时候，对上升沿有优化，对下降沿没有。
所以，如果用下降沿采样的话，时序可能会达不到要求

jlqamark · 发表于 2009-10-18 19:13:22

我是要在上升沿和下降沿对同一个输出赋值，两个always块不能对同一个变量赋值

jlqamark · 发表于 2009-10-18 19:14:09

谢谢3楼提供的电子书

jlqamark · 发表于 2009-10-18 20:16:25

FPGA貌似没有现成的双边沿DFF吧，只有一个边沿的

0920600002 · 发表于 2009-10-18 21:36:44

不太清楚哦，本人刚开始学

chopin1998 · 发表于 2009-10-18 21:42:50

不行的，除非利用器件提供的特殊接口（主要供DDR这样的东西使用）

因为实际上并没有同时对上升和下降沿都可以触发的触发器。

colinh · 发表于 2009-10-22 20:09:15

刚看数据手册上说好像不好同时对上升沿和下降沿采样

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