对FPGA的几个时钟引脚疑问？

WXing · 发表于 2010-1-12 19:50:53

ep1c6有四个全局时钟引脚输入端，clk0、clk1、clk2、clk3。四个bank。看了datasheet，也不是太明白。似乎对一个全局clk输入，就可以对四个bank的所有引脚提供时钟信号。为什么要整四个全局时钟输入引脚？有的引脚标了DPCLK，说是：can connect to the global clock network.。看了几个开发板的原理图，都是把标有DPCLK的引脚当普通IO了，不知道这些引脚的connect to the global clock network到底是有什么用。期望大虾能点拨一二。感谢。

ngzhang · 发表于 2010-1-12 20:13:02

要多路时钟输入的时候用。不用做专用用途的时候自然可以当GPIO用。

jerrychenglei · 发表于 2010-1-13 23:05:13

回复【楼主位】WXing
-----------------------------------------------------------------------

多时钟域设计还是蛮多的~~

WXing · 发表于 2010-1-14 09:52:56

感谢楼上两位的回答。
这样我就多了个疑问，要是我把clk0接50M，clk1接10M，那么我程序里面写这么一句always @（posedge clk），那么这个clk是哪个clk呢，希望高手解答下我这种入门问题，感谢，呵呵。

joyko · 发表于 2010-1-14 11:23:11

这个CLK在你管教分布的时候来选择的

jerrychenglei · 发表于 2010-1-14 13:25:39

回复【3楼】WXing
-----------------------------------------------------------------------

在管脚约束中加~

ngzhang · 发表于 2010-1-14 16:50:52

回复【3楼】WXing
-----------------------------------------------------------------------

直接报错了。
要用
always @（posedge clk0）

对FPGA的几个时钟引脚疑问？

阿莫论坛20周年了！感谢大家的支持与爱护！！