问下各位，我们在用verilog语言写算法的时候有顺序语句，当我们把它下载到芯片上去了，它

hbchf · 发表于 2010-2-5 08:45:11

谢谢！

chopin1998 · 发表于 2010-2-5 09:15:03

这问题问得……　有水平。

你用verilog设计的时候，　如果可以被综合，　最终得到的是电路啊。

qinxg · 发表于 2010-2-5 09:20:40

这种顺序其实是编译时的编译顺序,编译之后对硬件来说只有2种东西: 组合逻辑和时序逻辑.
组合逻辑: 与,或,非的译码逻辑. 不需要时钟驱动.
时序逻辑: D触发器实现的记忆逻辑. 这个要用时钟驱动.
---- 故写这种程序时,心里一定要有它的硬件逻辑图. 因为FPGA里就只有这两样东西.
"HDL"的本意是"硬件描述语音", 不是"硬件设计语言". 注意你是在描述一个逻辑,不是在设计一个逻辑(硬件设计图已经在你的大脑里了). 类似小学的看图作文,先有图,后有作文;而不是用作文来画图.

ngzhang · 发表于 2010-2-5 19:24:37

verilog是并行的。

NJ8888 · 发表于 2010-2-5 22:20:30

同一进程内室顺序的，比如你写了个组合逻辑，一级一级，电路上综合后如果优化不了也是若干级门把信号处理下去

问下各位，我们在用verilog语言写算法的时候有顺序语句，当我们把它下载到芯片上去了，它

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