请教如何使用2个VHDL文件来写程序？QUARTUS ,ALTERA,CPLD

vipcff

用一个的话就是一个ENTITY,多个文件怎么搞啊？我添加了个新文件好像没加一样
谢谢达人。。。

ss_moyo

例如
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity A is       
               
architecture Behavioral of A is                       
begin       
                       
end Behavioral;
－－－－－－－－－－－－－－－－－－－－                                       
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity B is

architecture Behavioral of B is
begin

end Behavioral;
－－－－－－－－－－－－－－－
这两个可以放在一个文件中，也可以放在不同的文件中。放在不同的文件中要用Add source->

vipcff

放在不同的文件中。放在不同的文件中要用Add source->

就是这么做的，但是好像只编译了一个文件，另一个没被编译......

vipcff

up

Nuker

以下需要仔细检查：
如2楼的模块是层次化结构：A是顶层模块，调用子模块B，那么在工程设定中需要指定Top-level entity为A，如果指定为B，则A不会被综合。

crom

我抄的书上的例程，一个全加器，调用半加器和或门，希望对楼主有点参考。
--一位二进制全加器顶层设计描述
library ieee;
use ieee.std_logic_1164.all;
entity f_adder is
        port (ain,bin,cin        :        in std_logic;
                                cout,sum        :        out std_logic);
end entity f_adder;
architecture        fd1 of f_adder is
        component h_adder
                port ( a,b : in std_logic;
                        co,so : out std_logic);
        end component;
        component or2a
                port (a,b :in std_logic;
                        c : out std_logic);
        end component;
        signal d,e,f : std_logic;
                begin
                        u1        :        h_adder        port        map        (        a=>ain,        b=>bin,        co=>d,        so=>e);
                        u2        :        h_adder        port        map        (        a=>e,                b=>cin,        co=>f,        so=>sum);
                        u3        :        or2a        port        map        (        a=>d,                b=>f,                c=>cout);
end architecture fd1;

crom

下面是两个分别的文件：半加器和或门
--半加器描述
library ieee;                                                                                               
use ieee.std_logic_1164.all;
entity h_adder is
        port(a,b:        in std_logic;
                        co,so:        out std_logic);
end entity h_adder;
architecture fh1 of h_adder is
                signal abc : std_logic_vector(1 downto 0);
        begin
                abc <= a&b;
        process (abc)
                begin
                        case abc is
                                when "00" =>
                                        so<='0';
                                        co<='0';
                                when "01" =>
                                        so<='1';
                                        co<='0';
                                when "10" =>
                                        so<='1';
                                        co<='0';
                                when "11" =>
                                        so<='1';
                                        co<='1';
                                when others =>
                                        null;
                        end case;
                end process;
        end architecture fh1;







或门


--或门逻辑描述
library ieee;                                                                                               
use ieee.std_logic_1164.all;
entity or2a is
        port(a,b:        in std_logic;
                                c        :        out std_logic);
end entity or2a;
architecture fh1 of or2a is
        begin
                c<=a or b;
end architecture fh1;

fangy818

多个文件的话，需要利用组件。可以看一下相关的书籍。
和【5楼】 crom  说的差不多。