FPGA上两个IO口，A，B，我把它们同时连接外围器件C一个管脚，能不能让这两个IO口分别在不同

bad_fpga

FPGA上两个IO口，A，B，我把它们同时连接外围器件C一个管脚，能不能让这两个IO口分别在不同时候控制这外围器件？
即上电时A与C连通，B与C断开，然后有其它触发条件下，B与C连通，A与C断开，即相当于做个两个开关

(原文件名:TEST.JPG)

fpga_lab

可以的，参考一下大家讨论的VGA简易驱动。。

bad_fpga

回复【1楼】fpga_lab
可以的，参考一下大家讨论的vga简易驱动。。
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哪里有贴子呢

tear086

做成三态的，不就得了。

akuei2

我先透露一点点，过于低级建模解决这类的问题

这是两仪性问题

根据准则

假设 驱动控制a io 是 A模块
驱动控制b io 是 B模块

会有 A_start_sig  和 B_Start_sig

reg rq;

always @ ( * )
    if( A_Start_Sig ) rq = wire_a; //由模块a输出的连线
    else if( B_Start_Sig ) rq = wire_b; //由模块b输出的连线
    else q = 'x;

assign q = rq;

参考而已。。。不足之处多多原谅

akuei2

不好意思，回答得有点不清楚
再补充一下：

一般上，FPGA的设计，尽量不要在外部复用引脚，

如低级建模的思路，在两个模块之间创建“组织模块”，然后根据各个的“Start_Sig”，
善用“选择器”来决定输出。换一句话说，Start_Sig是选择器的“S”


(原文件名:quest.jpg)

bad_fpga

因为我的两个IO准备挂分压电阻，来作两种不同的电压，所以必须得用两个IO啊。。即，外围IC分别要得到1。3V或1。7V的电压。谢谢你的回复

h2feo4

是要搞三电平输出么？
这样行不

FPGA 输出高阻态时，电平约 1.65V


(原文件名:三电平.PNG)

ngzhang

楼上的野路子应该是可以的。

bad_fpga

回复【7楼】h2feo4 无机酸
是要搞三电平输出么？
这样行不
fpga 输出高阻态时，电平约 1.65v


(原文件名:三电平.png)
引用图片
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那1。3V呢？三态门那个最好是1。7V啊

h2feo4

回复【9楼】bad_fpga
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调整R1和R2的比例就行了，如果三个电平都要控制，就在IO上再串一个电阻

bad_fpga

回复【10楼】h2feo4 无机酸
回复【9楼】bad_fpga  
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调整r1和r2的比例就行了，如果三个电平都要控制，就在io上再串一个电阻
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哦，明拍了，我要两个电压，就用两个IO口来用电阻分压，但为什么要高阻呢？直接输出高电平，直接分压不行吗？

h2feo4

回复【11楼】bad_fpga
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你之前一直没说明你要几个电平啊……