PLL（DLL）输出时钟经过与门作全局时钟是否是有害的，ns级别延迟用与门\三态门\偶数个非

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zrx737

出0入0汤圆

发表于 2010-6-23 10:43:11 | 显示全部楼层 |阅读模式

PLL（DLL）输出时钟经过几个与门的意义是：1.可以门控PLL输出时钟信号（cylcone3的megacore没有提供PLL的使能选项）；2.可以配置产生时钟的ns级延迟时间（需要实时配置所以不能用PLL的相移）。
我的疑问是：一般经验下，ns级延迟考虑用lcell,但不稳定，常用偶数个非门实现,但为何不用与门呢，甚至可以用三态门？如何不让与门\偶数个非门被综合器优化掉？经过与门后的时钟如何调入全局时钟网络？

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