第一次画的FPGA核心板，请高手多虐

suebillt · 发表于 2015-4-11 18:25:23

本帖最后由 suebillt 于 2015-4-11 18:35 编辑

第一次搞BGA也是第一次搞4层板，高手多虐

charlesg · 发表于 2015-4-11 18:41:06

看到楼主原标题“GPGA”，应该确实是第一次

yuntianrenren · 发表于 2015-4-11 19:19:41

看了一下，第一次画能这样已经很好，虽然有问题。
铜皮已经电源的处理还可以优化。
晶振部分的开槽这个问题相当致命，已经切到小鸡鸡了。

shentqlf · 发表于 2015-4-11 19:42:28

楼主的库的3d挺漂亮。能否把库给我传一份。995207301@qq.com

hqq5tr · 发表于 2015-4-11 20:03:13

多搞点就行了

suebillt · 发表于 2015-4-11 20:45:43

yuntianrenren 发表于 2015-4-11 19:19
看了一下，第一次画能这样已经很好，虽然有问题。
铜皮已经电源的处理还可以优化。
晶振部分的开槽这个问题 ...

什么槽？？

suebillt · 发表于 2015-4-11 20:53:03

charlesg 发表于 2015-4-11 18:41
看到楼主原标题“GPGA”，应该确实是第一次

手一抖把G当成F按了，发出去的时候已经改回来了

suebillt · 发表于 2015-4-11 20:57:38

shentqlf 发表于 2015-4-11 19:42
楼主的库的3d挺漂亮。能否把库给我传一份。

我的库比较的乱，我把库分成了 IC RC L DIODE Connector 五类，有3D封装的不足20%只有我用到的做了，所以就告诉你弄3D封装的方法吧
http://www.3dcontentcentral.cn/Default.aspx
http://bbs.21dianyuan.com/174773.html

yuntianrenren · 发表于 2015-4-11 21:06:56

suebillt 发表于 2015-4-11 20:45
什么槽？？

你的晶振那里有一圈Keepout Layer ，已经切割到线了。
晶振部分线路的处理个人感觉有点多余了。

suebillt · 发表于 2015-4-11 21:11:25

yuntianrenren 发表于 2015-4-11 21:06
你的晶振那里有一圈Keepout Layer ，已经切割到线了。
晶振部分线路的处理个人感觉有点多余了。 ...

打样之前会把KEEP_OUT去掉的，那个是用来限制覆铜用的，还想请教下晶振那边如何处理比较合适？

xiaoqingy · 发表于 2015-4-11 21:39:03

第一次画板，注意管脚电源极性！！！

我有过教训，废了一版。

gginhouse · 发表于 2015-4-11 21:50:11

本帖最后由 gginhouse 于 2015-4-11 21:52 编辑

画的不错，又是45°又是任意弧线，统一下更好，晶振怎么有两个电源引脚，另外一个不是NC吗？这种封装的晶振比7050的好在哪？JTAG线可以走底层

yuntianrenren · 发表于 2015-4-11 22:02:47

suebillt 发表于 2015-4-11 21:11
打样之前会把KEEP_OUT去掉的，那个是用来限制覆铜用的，还想请教下晶振那边如何处理比较合适？ ...

用个贴片有源晶振靠近芯片引脚放置就好了，在输出引脚串联一个电阻吸收反射，估计你的板子对时钟要求不是很高吧

。

zpywz · 发表于 2015-4-12 16:57:37

yuntianrenren 发表于 2015-4-11 22:02
用个贴片有源晶振靠近芯片引脚放置就好了，在输出引脚串联一个电阻吸收反射，估计你的板子对时钟要求不是 ...

教你一招，限制铺铜不要用keep out。很容易遗忘。有专门的层。放置\禁止布线\。
四层板我还没有画过，顺便问一下你的四层板为什么只用了3层？

dmzy · 发表于 2015-4-12 18:23:55

suebillt 发表于 2015-4-11 20:57
我的库比较的乱，我把库分成了 IC RC L DIODE Connector 五类，有3D封装的不足20%只有我用到的做了， ...

这个必须MARK

suebillt · 发表于 2015-4-13 00:21:50

zpywz 发表于 2015-4-12 16:57
教你一招，限制铺铜不要用keep out。很容易遗忘。有专门的层。放置\禁止布线\。
四层板我还没有画过，顺 ...

貌似限制布线也是放在keep-out的0.0，地层就是一整块地，绿色的

LinuxTux.China · 发表于 2015-4-13 08:55:09

GND这一类的polygon pour的时候选择hatched好一些，solid方式你焊接的时候由于大面积接地散热很好，基本上很难操作。

愚见。

suebillt · 发表于 2015-4-13 13:26:30

gginhouse 发表于 2015-4-11 21:50
画的不错，又是45°又是任意弧线，统一下更好，晶振怎么有两个电源引脚，另外一个不是NC吗？这种封装的晶振 ...

我们这边都是用的这种晶振，所以没有改，我只能说老大要求用的

bookeda · 发表于 2015-5-6 11:22:55

LZ上传个原理图看看吧

xiaoxiaobaiyu52 · 发表于 2015-10-29 23:50:45

楼主，为啥你的过孔，上面的网络名特大，我怎么调都调不小？？？

一般名字到了视野缩放到一定程度就固定然后消失，楼主的还会继续大，主控周围的过孔名快把板遮完了。

suebillt · 发表于 2015-10-30 08:47:54

xiaoxiaobaiyu52 发表于 2015-10-29 23:50
楼主，为啥你的过孔，上面的网络名特大，我怎么调都调不小？？？

一般名字到了视野缩放到一定程度就固定然 ...

不会吧，我没出现过这种情况

留声而过 · 发表于 2015-10-30 08:57:50

画的很好啊，膜拜。

hotsauce1861 · 发表于 2015-10-30 09:24:10

不明白有源晶振这么处理的目标是什么

suebillt · 发表于 2015-10-30 09:33:09

hotsauce1861 发表于 2015-10-30 09:24
不明白有源晶振这么处理的目标是什么

两个地隔离开

xiaoxiaobaiyu52 · 发表于 2015-10-30 23:07:32

对比楼主的过孔，除了GND是正常的外，其他的过孔名字都很大

xiaoxiaobaiyu52 · 发表于 2015-10-30 23:07:53

右边的是我的

suebillt · 发表于 2015-10-30 23:46:02

xiaoxiaobaiyu52 发表于 2015-10-30 23:07
右边的是我的

好奇怪，我这边没有这种情况，哪个版本？

yao2013lin · 发表于 2015-10-31 00:14:50

第一次画的还是很好的

xiaoxiaobaiyu52 · 发表于 2015-10-31 00:15:37

suebillt 发表于 2015-10-30 23:46
好奇怪，我这边没有这种情况，哪个版本？

AD14.3,直接打开就是这样子了

suebillt · 发表于 2015-10-31 09:39:43

xiaoxiaobaiyu52 发表于 2015-10-31 00:15
AD14.3,直接打开就是这样子了

我用09和14打开都没有问题

hotsauce1861 · 发表于 2015-10-31 11:43:48

suebillt 发表于 2015-10-30 09:33
两个地隔离开

这么做不是会分割信号线了吗？我这里不太懂，你这么处理

suebillt · 发表于 2015-10-31 14:13:15

hotsauce1861 发表于 2015-10-31 11:43
这么做不是会分割信号线了吗？我这里不太懂，你这么处理

你是说keepout层吗，这个打板的时候删掉了，其实可以用放置多边形填充挖空来解决，

prow · 发表于 2015-10-31 14:24:47

xiaoxiaobaiyu52 发表于 2015-10-29 23:50
楼主，为啥你的过孔，上面的网络名特大，我怎么调都调不小？？？

一般名字到了视野缩放到一定程度就固定然 ...

这个是可以调的，大小、透明度都能调
好像是这个选项

richards · 发表于 2015-11-1 00:05:55

这个不错谢谢楼主分享

江湖笑 · 发表于 2016-1-6 21:12:37

楼主，原理图顺便分享一下

suebillt · 发表于 2016-1-6 21:32:27

江湖笑发表于 2016-1-6 21:12
楼主，原理图顺便分享一下

原理图画的较丑

铭心科技 · 发表于 2016-1-6 21:45:24

不错，我还没有画过多层板。学习了。

fakeCode · 发表于 2016-1-6 22:23:11

你的LVDS差分对好像一个都没看到啊。这片子这么画不是浪费了？

suebillt · 发表于 2016-1-6 23:53:43

fakeCode 发表于 2016-1-6 22:23
你的LVDS差分对好像一个都没看到啊。这片子这么画不是浪费了？

项目用作协议处理什么的

第一次画的FPGA核心板，请高手多虐

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