Verilog 怎么能接收4字节的数据，下面程序能接收一个字节

心染红尘

Verilog 怎么能接收4个字节的数据，下面程序只能接收一个字节的，如果接收四字节，可以怎样修改代码

1. always @(posedge clk or negedge rst_n)
   
2. if(!rst_n)begin
   
3.                stop<=0;
   
4.                cnt<=0;
   
5.                state<=0;
   
6.                data_temp<=0;
   
7.                data_r<=0;
   
8.           end
   
9. else if(clk_bps&RI)  case (state)
   
10.                     0:begin
    
11.                       state<=1;
    
12.                       cnt<=0;
    
13.                       stop<=1;
    
14.                       end
    
15.                     1:begin
    
16.                       if(cnt!=8)
    
17.                            begin
    
18.                            cnt<=cnt+1'b1;
    
19.                            data_temp<=data_temp>>1;
    
20.                            data_temp[7]<=rs232_rx;
    
21.                            end
    
22.                       else
    
23.                            begin
    
24.                            state<=0;
    
25.                            stop<=0;
    
26.                            cnt<=0;
    
27.                            data_r<=data_temp;
    
28.                            end               
    
29.                       end
    
30.                     default: begin
    
31.                              stop<=0;
    
32.                              cnt<=0;
    
33.                              state<=0;
    
34.                              data_temp<=0;
    
35.                              data_r<=0;
    
36.                              end
    
37.                 endcase
    
38. 
    
39.                          
    
40. assign rx_data=data_r;

复制代码

NJ8888

写状态机，FPGA中开一个FIFO，串行输入的8位一个串转并写入FIFO

runapp

8改32,7改31……这么简单

心染红尘

runapp 发表于 2016-3-11 20:45
8改32,7改31……这么简单

每帧数据中有起始位，可能有奇偶校验位，停止位，这样做不对吧

runapp

心染红尘 发表于 2016-3-11 21:10
每帧数据中有起始位，可能有奇偶校验位，停止位，这样做不对吧

0改0,8,16,24