为何做ASIC的大多偏好Verilog/SystemVerilog？

Sendzimir · 发表于 2018-8-3 20:49:42

shian0551 · 发表于 2018-8-3 21:08:15

跟描述有关系,有几年推荐VHDL,但现在都稳定使用Verilog了。

jarodzz · 发表于 2018-8-3 21:33:21

要推歷史，verilog 是美系公司用的，VHDL是歐系用，台灣也是verilog為主。

wye11083 · 发表于 2018-8-3 22:49:50

Verilog语法更易懂，代码冗余度较低。vhdl我做了8年的fpga表示到现在也看不懂。SV跟hls都是未来的趋势，前者可以和c语言混合开发，后者可以快速迭代算法。

Excellence · 发表于 2018-8-4 08:00:14

学习一下。。。。。。

JasonGao · 发表于 2018-8-4 11:59:46

广大硅工用脚投票

wh9602 · 发表于 2018-8-4 18:06:50

Bitstream是什么开发的呢？谢谢

xyz543 · 发表于 2018-8-4 19:15:22

jarodzz 发表于 2018-8-3 21:33
要推歷史，verilog 是美系公司用的，VHDL是歐系用，台灣也是verilog為主。

估计不确定吧？以我公司为例，多项产品需求而从新进员工到职开始接手开发后没两年就走人的多了去了，所留下的烂摊都丢给我处理，搞得我 15 年前这两种 HDL 都得会才行啊！
还好目前也就这两种在流行，若是出现第三种的 HDL 那让我先去死好了，搞都搞不完了！哈～

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