请教问题使用两路时钟fpga输出脉冲占空比不对称问题

wuminglin1989

由于fpga不太精通，特请高手讨论，想实现的功能是输出可改变频率的PWM。使用两路钟，两路时钟由同一系统时钟分出，相差6倍，快的时钟用来做计算，慢的用来计算翻转周期。
翻转周期代码如下：
                         always@(negedge clk)
                        begin
                        cnt_V <= (cnt_A >> 1);
                        if(cnt2 >cnt_V)begin
                                cnt2 <= 1;
                                dir_r1 <= ~dir_r1;
                        end
                        else begin
                                cnt2 <= cnt2 + 1'b1;
                                dir_r1 <= dir_r1;
                        end
                     end
        每一次慢时钟上升沿将触发一次。
      
输出则因为要选择模式所以由快时钟输出
        always@(negedge fastclk)
        begin
                                        w_clk_out <= dir_r1 && (constant_start[0] | start_sig_t[0]);
        end

现在问题是：如果cnt_A 和cnt_V 为固定数也是一样无法输出对称波形 以下是300K时的波形，快时钟频率为300MHZ,计算周期时钟为50MHZ,使用仿真没有问题,实际应用就成这鸟样了。


请高手指点一二，如能解决必有重谢

NJ8888

你的逻辑仪采集速度多少？300MHz加法也是要求比较高的，你不要有加法，用shift

wye11083

NJ8888 发表于 2018-11-17 21:46
你的逻辑仪采集速度多少？300MHz加法也是要求比较高的，你不要有加法，用shift ...

或者分段加法。400mhz做4bit加法也是可以的，分段就好了。不过我写的频率计总会有几百个数字的偏移，也懒得去查了，500mhz下计得的数据可能是500.15mhz左右。

wuminglin1989

NJ8888 发表于 2018-11-17 21:46
你的逻辑仪采集速度多少？300MHz加法也是要求比较高的，你不要有加法，用shift ...

用加法会导致延迟吗？我以为都是一个边沿能搞定的。辑仪5MHZ，最高是可以100MHZ的。300mhz是用来算别的，这个加1加1的用的是50mhz

wuminglin1989

wye11083 发表于 2018-11-17 22:15
或者分段加法。400mhz做4bit加法也是可以的，分段就好了。不过我写的频率计总会有几百个数字的偏移，也懒 ...

搞fpga经验不多，不太明白，位数越多做加法会有延迟越久吗？我以为它能一个边沿搞定所有事，那是不是跟单片机一样单条代码计算越复杂需要时间越久。

wye11083

wuminglin1989 发表于 2018-11-18 07:55
搞fpga经验不多，不太明白，位数越多做加法会有延迟越久吗？我以为它能一个边沿搞定所有事，那是不是跟单 ...

没错。组合逻辑就像每条汇编指令，越复杂越慢，延时是fpga的缺点。asic可以各种布线，所以延时一般可以忽略了。

wuminglin1989

wye11083 发表于 2018-11-18 09:33
没错。组合逻辑就像每条汇编指令，越复杂越慢，延时是fpga的缺点。asic可以各种布线，所以延时一般可以忽 ...

原来如此，谢谢。那我试一下把位数减少试试。不过整体的复杂度太高，也许也没作用。