zynq的ddr3,数据线能不能组内交换？

zxq6 · 发表于 2018-12-17 21:44:26

d0~d8能不能组内交换，以及其他的另外3组？比如d0跟d3,d2跟d7,而不是d5跟d16。
a0~a15能不能交换？
其他还有没有可以交换的引脚？
谢谢！

zouzhichao · 发表于 2018-12-17 21:47:12

d0不要乱交换，尤其是镁光的颗粒

zouzhichao · 发表于 2018-12-17 21:48:19

如果用到x4 mode，d123才是组内，d567又是另一组

zxq6 · 发表于 2018-12-17 22:06:45

zouzhichao 发表于 2018-12-17 21:48
如果用到x4 mode，d123才是组内，d567又是另一组

x4 模式是啥模式啊？跟d0有关系？用的正好是镁光mt41j128m16还是多少。

zouzhichao · 发表于 2018-12-17 22:15:44

zxq6 发表于 2018-12-17 22:06
x4 模式是啥模式啊？跟d0有关系？用的正好是镁光mt41j128m16还是多少。

你见过x4的颗粒没？x8的颗粒可以拆成两个x4用，简称x4mode
x4mode不再有dqm信号，0123对应dqs，4567对应tdqs

zouzhichao · 发表于 2018-12-17 22:17:11

你看看jedec规范里关于write leveling的描述，就会发现为什么dq0交换要慎重了

zouzhichao · 发表于 2018-12-17 22:18:09

imx6的芯片硬件设计guide line里也有关于dq交换的简单描述，可以借鉴一下

Monklong · 发表于 2018-12-18 09:47:42

学到了。

zxq6 · 发表于 2018-12-18 16:19:45

zouzhichao 发表于 2018-12-17 22:18
imx6的芯片硬件设计guide line里也有关于dq交换的简单描述，可以借鉴一下

谢谢指教。

dr2001 · 发表于 2018-12-18 16:36:36

本帖最后由 dr2001 于 2018-12-18 16:39 编辑

DDR的地址/控制组有固定功能，所有信号都不能交换

数据组，如果是8bit和以上的宽度，8bit一组整体交换没问题。
就是D0-7/8-15/16-23/23-31整组交换，连同对应的DQS，DM。

组内数据因为有Write Leveling的要求，不是所有芯片都能换。
Zynq因为是把所有信号OR一起用于Write Leveling，所以组内数据可以随便换。
MX6是WL只能DQ0，然后还需要看DDR3的手册，看WL的数据输出是不是一定在DQ0。
即数据组组内，用于WL的引脚建议直连；其它信号可以交换。如果芯片提供了特殊功能，那么全部信号可以随便交换。

读训练的过程我没研究过，似乎没有什么限制，至少我没看到手册提到过。

boyiee · 发表于 2018-12-18 18:39:57

建议找官方布线指导手册仔细看下，就以前做的DDR，每个芯片都不太一样，多多少少都有一些特别要注意的。

hugohehuan · 发表于 2018-12-19 01:09:41

D8到D15组内换过，一点问题都没有
地址线交换了你就完蛋了

zynq的ddr3,数据线能不能组内交换？

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