模块之间常用一个时钟宽度的脉冲作为控制信号稳定吗？

wowangru · 发表于 2019-3-21 14:26:41

本帖最后由 wowangru 于 2019-3-21 14:33 编辑

相同时钟的模块之间常用一个时钟宽度的脉冲作为控制信号稳定吗？大部分模块与模块之间控制信号只有一个时钟宽度，这样稳定性可靠吗？模块1信号A拉高一个时钟周期后拉低，模块2检查A信号作为标记或者计数等作用。有没有隐患？

czz20180914 · 发表于 2019-3-21 14:29:41

一般都是一个时钟脉冲宽度，如果二个模块之间是不同时钟信号源，还需要进行同步操作；如果是同一个时钟源，那就没有问题

wowangru · 发表于 2019-3-21 14:33:01

czz20180914 发表于 2019-3-21 14:29
一般都是一个时钟脉冲宽度，如果二个模块之间是不同时钟信号源，还需要进行同步操作；如果是同一个时钟源， ...

同一个时钟！大量使用这种模式作为模块间信号传递。避免留下隐患，各位大牛有什么看法

czz20180914 · 发表于 2019-3-21 14:36:16

一般都是使用一个脉冲宽度信号进行一些控制信号的传输，只要保证时序约束满足条件就不会有问题的，大胆使用

yerrmin · 发表于 2019-3-21 14:39:11

走线长度、电气特性、时钟频率这些都会影响结论

这种控制方式在芯片上很常见，比如同步RAM、DDR、AD等等很多，如果适合应用场景肯定没问题，没啥隐患

pt2go · 发表于 2019-3-21 14:41:00

本帖最后由 pt2go 于 2019-3-21 14:57 编辑

不好。当然高频信号没办法
可以的话话，低频信号发送50%的占空比，输入的时候加入多次采集滤波，然后用一个周期的延时后整形成单周期型号

sme · 发表于 2019-3-21 19:38:47

pt2go 发表于 2019-3-21 14:41
不好。当然高频信号没办法
可以的话话，低频信号发送50%的占空比，输入的时候加入多次采集滤波，然后用一 ...

你是特意来搞笑的吧？

pt2go · 发表于 2019-3-22 08:57:03

sme 发表于 2019-3-21 19:38
你是特意来搞笑的吧？

那是你没用多个fpga...........或者没有和外部芯片进行同步通信

sme · 发表于 2019-3-22 10:34:10

pt2go 发表于 2019-3-22 08:57
那是你没用多个fpga...........或者没有和外部芯片进行同步通信

你仔细读下楼主位的文字，隐意就是一个FPGA内的各模块。

wowangru · 发表于 2019-3-22 14:24:13

我指的是一个fpga内的各模块！如果是不同时钟或者芯片肯定要同步处理！

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