quartus 里面的pin planner内默认的 IO standard 起什么作用。

rei1984

今天还是提一个非常基础，但又在google内找不到答案的问题。

我用了 fpga bank 8 上的一个io 。然后bank 8 的vccio 是接3.3v的。   我也阅读了 fpga的手册，知道只要在bank8 上的io 。高电平会按照3.3v 进行输出。 这是物理布线决定的。也就是vccio实际接的电源决定的。

那么问题来了。  为什么 pin planner 里面还要设置 IO的标准？  比如  默认情况下（也就是不进行任何设置）  EP4CE6E22C8这个片子，   IO会默认设置位2.5v（default），如下图：




然后我自己写了一个IO测试程序。  用2.5V（default） 去编译（bank 的io 物理接的是3.3v） 。我的目的是 想搞明白  到底 IO口会输出 3.3V 还是 2.5V

最后我用万用表测量得到的结果是3.3V。（和我的想象结果是一致的）


我想问的是 为什么 pin planner 的设计者，会故意让 程序员去 选择这个 IO s'tandard的选项卡？？  这个选项卡 对工程的编译会起到什么作用？？  

请各位有fpga开发经验人士，谈谈这个选项卡 当初设计的初衷。

wye11083

那个有2个作用：（1）让程序自动检查io一致性，有冲突就报错了，（2）正确配置io驱动强度和速度。不同电压io的物理配置是不一样的，io通常有数十个晶体管并联，来控制电流和压摆率。

rei1984

wye11083 发表于 2020-10-14 21:55
那个有2个作用：（1）让程序自动检查io一致性，有冲突就报错了，（2）正确配置io驱动强度和速度。不同电压i ...

（2）正确配置io驱动强度和速度。不同电压io的物理配置是不一样的，io通常有数十个晶体管并联，来控制电流和压摆率。

谢谢了。。 这个信息是 哪里  能找到的？

wye11083

rei1984 发表于 2020-10-14 22:00
（2）正确配置io驱动强度和速度。不同电压io的物理配置是不一样的，io通常有数十个晶体管并联，来控制电 ...

这个需要你查阅集成电路设计和制造工艺。

wqsjob

我一般是按照要求规规矩矩的去配置，从来没问过这个问题。

Nuker

Read the fuck datasheet
数据手册里面有各种电平的VIL/VIL和VOH/VOL，不同电平标准的值是不同的，虽然说2.5V和3.3V的标准基本兼容

Nuker

有图有真相

rei1984

Nuker 发表于 2020-10-15 10:24
Read the fuck datasheet
数据手册里面有各种电平的VIL/VIL和VOH/VOL，不同电平标准的值是不同的，虽然说2. ...

比如 我的vccio 是 3.3v 。 设置里 保持 2.5v（default）   然后进行编译后， 内部综合的结果 其实是不合理的（虽然 比如做uart iic的实验，现象都ok）。


总结：
pin planner 在这里的设置 会影响综合的结果。期间内部的电路实现也会不一样。  一切要按照你的项目需要合理设置。

对于用户来讲要做到一下几个步骤：

1.  根据项目的需求， 确定 某个bank vccio的电气指标

2. layout的时候 ，对应的 bank vccio 接上 正确的电压

3. pin planner 里面设置正确的  IO标准。

4. 最后进行综合。

完成以上步骤 才是 正确的？  是否有遗漏？