请教wye11083前辈FPGA 用IDDR 读到MIPI 信号后时钟一快就读不到SOT了可否增加Idelay?

ackyee

如题 ，
mipi 进来的差分数据都是通过IDDR 进来的 ， CMOS 配置成37M 工作模式了 （但是输入时钟给 37的 二分频也就是   37/2）      模块可以正常读到 SOT  信号  （实物 和仿真都能正常读到）
但是当 CMOS  配置成37M 时  输出也是37M     SOT信号永远读不到。  现在怀疑CMOS 和 FPGA之间的连接用的 排针， 导致波形上可能不太完美

也就是   给 正常时钟   SOT 无法采集，  给正常时钟的一半  SOT 可以采集到（两种情况下  CMOS MIPI 图像都有正常输出）

这种情况下 用  IDELAY 可以进行微调吗？



PS    CMOS  37M 输入， 输出 在900MBPS   
1. mipi 信号是 直接 接的 FPGA 的LVDS端， 用了100R 的终端电阻。  
2. Mipi差分输入到 FPGA用的是   HSTL_I_18     bank 电压也是 用的1.8V，  并且配置内部无终端电阻
3. MIPI信号进入FPGA 后，用的 IDDR来进行数据的 双边沿采集
4. 摄像头一直有输出  用逻辑分析仪可以看到标准的图像信号  一块一块的

有点怀疑    100R 电阻是否合适。  或者是因为用了排针信号完整性做的太差了  这种情况下 有什么办法可以补救吗？ 用IDELAY可行吗？

wye11083

（1）不要用HSTL，IO电平想办法假设LVDS25，用片内TERM；
（2）以仿真为准。使用延时器件手动给CK增加延迟，然后做动态相位跟踪。900Mbps FPGA必须要做相位对齐。ASIC不需要。

ackyee

wye11083 发表于 2020-12-9 21:52
（1）不要用HSTL，IO电平想办法假设LVDS25，用片内TERM；
（2）以仿真为准。使用延时器件手动给CK增加延迟 ...

BANK 电压用了 1.8V 情况下 也可以用 LVDS25规则吗？    仿真 和慢速下都没问题，而且这个逻辑应该也不存在 时序约束超标的问题了。    CK 延时就是IDELAY吗？   谢谢前辈哦

wye11083

ackyee 发表于 2020-12-9 22:02
BANK 电压用了 1.8V 情况下 也可以用 LVDS25规则吗？    仿真 和慢速下都没问题，而且这个逻辑应该也不存 ...

你没做约束？那可能跑不起来。电平设置是让综合工具检查drc的，你逻辑统一就好，一般不会出问题

ackyee

wye11083 发表于 2020-12-9 23:00
你没做约束？那可能跑不起来。电平设置是让综合工具检查drc的，你逻辑统一就好，一般不会出问题 ...

哦哦，对哦 ，我竟然没有给 输入的 MIPI  CLK 做约束  明天也一起试一下

ackyee

wye11083 发表于 2020-12-9 23:00
你没做约束？那可能跑不起来。电平设置是让综合工具检查drc的，你逻辑统一就好，一般不会出问题 ...

对mipi的 CLK  进行了IDELAY   延时了1ns 后     可以 全速状态下抓到 MIPI 的 SOT了

谢谢前辈