有个比较初级的问题请教，用逻辑堆的串转并，和用SERDES 的串转并有什么区别？

ackyee · 发表于 2021-1-19 14:14:02

如题写MIPI 遇到瓶颈，图像一直是花的所以请教一下

tgyd · 发表于 2021-1-19 15:04:08

SERDES 的串转时序有保证，频率更高

wye11083 · 发表于 2021-1-19 17:57:11

做好相位对齐就好了。另外如果图像宽高非常稳定，检查ddr是不是有问题（传感器表示不背锅）。还有，看下是不是特定灰度值更容易出噪声，如果是，检查mipi走线。mipi不是电流驱动信号，对dcdc噪声格外敏感，如果供电是dcdc，或者走线挨着dcdc，或者fpc经过dcdc，大概率会出现随机噪声。

ackyee · 发表于 2021-1-20 16:01:18

本帖最后由 ackyee 于 2021-1-20 16:03 编辑

wye11083 发表于 2021-1-19 17:57
做好相位对齐就好了。另外如果图像宽高非常稳定，检查ddr是不是有问题（传感器表示不背锅）。还有，看下是 ...

如果我用serdes slip之后对齐了 0XB8  。那我每一行都要重新对齐一次吗？好像不太容易实现

还是说只要一帧对齐一次后后面这正帧都是对齐的？

前辈您给我的 TB 上  我用serdes对齐了一行的0xb8 后，第二行就没有B8对齐了  所以想到这个问题

我现在的思路是  每一行都去检查 0x00 0x00 0x00 0xb8 如果检测不到，就给一个 bitslip信号给 serdes ，如果下一行再读不到，就继续给一个脉冲信号。直到读到为止

wye11083 · 发表于 2021-1-20 19:33:20

ackyee 发表于 2021-1-20 16:01
如果我用serdes slip之后对齐了 0XB8 。那我每一行都要重新对齐一次吗？好像不太容易实现

还是说 ...

不要用bitslip！我说过了，传感器状态不确定，b8可能在任何位置。你要做一个bit扫描器扫描15个bit。

相位对齐和bitslip没有关系。你感觉你总是以为相位对齐就是bitslip？相位对齐是对眼图。调idelay的tap。一个简单的办法，你同步采时钟lane（可以的），然后遇到0就后移，遇到 1就前移，或者相反。输入用ibufds_diffout输出2路信号，1路给时钟1路采样数据。

ackyee · 发表于 2021-1-20 19:45:09

wye11083 发表于 2021-1-20 19:33
不要用bitslip！我说过了，传感器状态不确定，b8可能在任何位置。你要做一个bit扫描器扫描15个bit。

相 ...

看到您的回复突然有思路了。今天纠结了一天bitslip ，现在想想只要自己在serdes 输出的位置多建立几个字节的reg 就可以解决这个问题了

这个动态 TAG 的方式是差分CLK 进来后分两路，一路经过idelay 给系统，另一路绕过 idelay来进行采样，再根据采样的结果动态调整 idelay的 tag对吧，这个方法太厉害了

谢谢前辈

prow · 发表于 2021-1-20 21:16:00

ackyee 发表于 2021-1-20 16:01
如果我用serdes slip之后对齐了 0XB8 。那我每一行都要重新对齐一次吗？好像不太容易实现

还是说 ...

解lvds哪能用只用bitslip啊
正常应该是用iodelay调相位（tap），这叫training
training的时候也不能只找到一次正确的训练码就停止了，要找到能接收正确训练码的左边沿和右边沿，然后调整到左边沿和右边沿中间的位置，这样训练出的相位稳定性才好

有个比较初级的问题请教，用逻辑堆的串转并，和用SERDES 的串转并有什么区别？

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