请教Verilog一个错误处理方法

BOERLBH · 发表于 2023-4-18 10:58:18

  本人FPGA未入门级，最近在弄一个小东西时输入信号异常处理时遇到了问题，请教大佬们，这种情况一般怎么处理的，先谢了。
输入信号正常的情况下没问题，但是输入信号异常时，我需要延时后把输出清零，一旦输入信号正常立即输出。大概的功能就像下面图示，

Din1 Din2 是前面已经处理好的信号，Fin是Din1 Din2的更新标志，要实现的功能是
   正常情况下Dou1 = Din1 Dou2 = Din2 Fou = 1
   当前端没有输入信号时开始计时，超过设定时间  Dou1 = 0， Dou2 = 0。Fou = 0。
我用计数器做，但是计数器溢出后会重新从头开始，周期性的输出一个错误信号。大家有没有好的方法。。谢谢

BOERLBH · 发表于 2023-4-18 13:16:33

搞定了，用case 转换一下状态。

xuekcd · 发表于 2023-4-18 13:52:24

恭喜楼主贺喜楼主👍

mcu5i51 · 发表于 2023-4-19 08:12:49

一个触发器记录时间溢出标志,估计不是MCU转过来的

BOERLBH · 发表于 2023-4-19 08:16:06

xuekcd 发表于 2023-4-18 13:52
恭喜楼主贺喜楼主👍
(引用自3楼)

大佬见笑了。。

BOERLBH · 发表于 2023-4-19 08:19:00

mcu5i51 发表于 2023-4-19 08:12
一个触发器记录时间溢出标志,估计不是MCU转过来的
(引用自4楼)

被你猜对了，这个以前就是用单片机做的，现在才改的FPGA 。

mcu5i51 · 发表于 2023-4-20 18:00:51

单片机过来的不会用定时器,你的应用反映到硬件就是一个RS触发器

请教Verilog一个错误处理方法

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