请教这段verilog移位异或程序有没问题？

rzsab

reg    z1,z2,z3,z4;                           
wire   zzl,zzh;            
always @(posedge ab)      
begin                     
                 z2<=z1;
                 z1<=al;   //|al
                 z4<=z3;
                 z3<=ah;
end
assign zzl=(z1^z2);
assign zzh=(z3^z4);
想做的事是将将al,ah移位两次，如果al、ah电平变化了，异或输出，对verilog不太懂，觉得程序对，但是运行不稳定，请教这段程序有问题吗？

ab，时钟，al、ah输入没问题

ackyee

你时钟多高，如果时钟高的话
assign zzl=(z1^z2);
assign zzh=(z3^z4);  也丢always里

zxq6

条件不够啊，变化了，异或输出，那没有变化呢？