- 请帮忙在csdn上下载一下 SVA应用指南配套的光盘 (3篇回复)
- 请教VIVADO下DDS核的双通道,如何输入控制字 (0篇回复)
- CPLD移频键控(FSK),请教频率切换问题 (49篇回复)
- 求助Nios II编译报错问题 (3篇回复)
- 关于CPLD应用问题 (14篇回复)
- 求助Quartus和modelsim联合仿真报错问题 (2篇回复)
- altera fpga管脚电平的问题 (8篇回复)
- 找不到ALTERA的ep4ce6e22c8n芯片的IO说明,管脚分布,封装信息 (11篇回复)
- 有没有用过国产fpga的谈谈经验 (39篇回复)
- 烧程序时是否遇到过这样的错误Error: Flash Loader IP not loaded on device 1 (9篇回复)
- CPLD新手请教几个问题,谢谢 (11篇回复)
- 单片机对EMP240连接的储存器读写错误太多,为什么? (1篇回复)
- OV5640能否使用2.5V电平驱动 (1篇回复)
- Verilog写的一段简易CPU (9篇回复)
- 做了块Spartan-6,JTAG下载正常,烧写SPI Flash总失败 (14篇回复)
- 求助 xilinx fpga能检测到却无法下载的问题 (2篇回复)
- 多块独立FPGA单板上的JTAG如何组菊花链? (8篇回复)
- 请教xilinx spartan 6 DDR3硬核MCB 是否免费的。 (4篇回复)
- CPLD掩模用文件能反向成源程序文件吗? (3篇回复)
- phy从88e1518换ar8035,代码需要修改不? (5篇回复)
- EtherCAT IP核分享 (21篇回复)
- 求助:VHDL写的51总线代码,出现输出乱码错误,如何解决 (2篇回复)
- 用CPLD实现的1x,2x,4x通用正交编码器解码模块。 (36篇回复)
- 分享一些软件无线电(SDR)的基础资料(FPGA) (71篇回复)
- 为何做ASIC的大多偏好Verilog/SystemVerilog? (7篇回复)
- 怎麼從接地PIN的列表找到晶片型號? (9篇回复)
- 编译通过了,仿真报错,谁有空能帮忙看看问题在何处。 (1篇回复)
- 终于点亮了我的LCD显示器,1024*768@60Hz,verilog语言,EP2C8,全部源码 (178篇回复)
- 求推荐一个IO兼容5V的CPLD (1篇回复)
- [zynq学习] 在 zybo 上用 FPGA 点灯 (12篇回复)
- 初学FPGA 十进制计数器带进位清零复位功能 (1篇回复)
- 请问EPM570量产时怎样烧录? (8篇回复)
- Modelsim10.1C和谐文件和详细cr步骤 (29篇回复)
- xc7k325 FFG900与 xc7k410FFG900 引脚是完全兼用吗? (3篇回复)
- 寻找FPGA开发板资料 (10篇回复)
- Xilinx的FPGA按压才能下载,如何解决? (11篇回复)
- 分享:ZYBO开发板AMP例子(双核独立运行) (8篇回复)
- 摄像头+FPGA+USB传输+上位机处理(人脸识别) 加油! (48篇回复)
- microblaze下,flash配置,为什么特别慢? (5篇回复)
- 分享一个简单易懂的 8051 IP 源码,Verilog版 (23篇回复)
- CY7C68013A+FPGA打标卡,装错驱动变砖,有没有可能固件掉了? (9篇回复)
- 无源晶振接CPLD IO产生CLK (原创)简略而不简单的思路 求酷 (63篇回复)
- multijtager(基于FPGA的多功能JTAG调试/下载接口)开源项目倡议与讨论 (1166篇回复)
- 使用SDRAM作为缓存VGA输出有误的问题 (2篇回复)
- fpga工程师的前途 (229篇回复)
- zynq 7000为啥不带ADC (12篇回复)
- CPLD+SRAM+CH341驱动VGA活动(刚出炉的图片) (62篇回复)
- 小弟写了个VGA驱动的文档,请大家笑纳 (367篇回复)
- 悬赏30元话费解决单片机通过EPM240储存器读写错误多 (7篇回复)
- 问一下,有没有FPGA时序约束方面书籍和教程? (19篇回复)
- 解封ID 发我珍藏fpga好书籍 (51篇回复)
- FPGA内部BLOCK RAM 如何时序约束才能让CLK超过100M能正常工作 (22篇回复)
- 2011年电子设计竞赛xilinx FPGA培训 何宾老师 (46篇回复)
- Altera + Actel 组合是为了安全吗? (16篇回复)
- nrf24l01 丢包问题 (21篇回复)
- 一些libero学习资料 (8篇回复)
- 35岁入行FPGA晚吗? (84篇回复)
- 分享一个SPI发送代码,实测控制频综,效果很好 (2篇回复)
- quartus II 15.0在使用FFT ip核时编译总出错,提示time-limited file (12篇回复)
- 有谁购买了ZLG的ACTEL FPGA开发板,能否共享其光盘?【恢复】 (34篇回复)
- ACTEL的FPGA谁在代理! (16篇回复)
- verilog 一个always块可否对同一寄存器延迟赋值 (13篇回复)
- 求ALINX406 (AX406)的光盘资料 (1篇回复)
- 开发板资料寻找 (1篇回复)
- 0.1Hz~100M频率计波形整形电路?! (59篇回复)
- 分享:用J-LINK把u-boot down到zybo开发板上 (22篇回复)
- 求指教,STM32与FPGA使用SPI通信,跨时钟域问题如何解决呢 (29篇回复)
- spartan 3an系列能不能读取到固件? (4篇回复)
- SPARTAN_XC3S500E关于LVDS管脚约束的问题? (1篇回复)
- 求助FPGA外接SERDES进行光通信 (13篇回复)
- quartus时序约束 (10篇回复)
- 分享一个FPGA作为从机的历程 (11篇回复)
- FPGA IO输入约束疑惑 (9篇回复)
- 请教一个问题 EP1C6Q240C8N 能否直接替换为EP3C16Q240C8N (14篇回复)
- 求xilinx vivado can IP license (5篇回复)
- 请教CYCLONE IV的diffclk引脚能用作普通I/O吗? (2篇回复)
- 请问nios ii/s 和/f版本生产的文件带有time_limited怎么解决? (2篇回复)
- FPGA+cy7c68013A数据采集 上位机问题 (4篇回复)
- 问一下,QUARTUSII 里面自带的library里面的块都是什么意思? (0篇回复)
- quartus分配管脚时,如何更改filter location中的内容 (2篇回复)
- always@下面begin... end 里面不一定是顺序执行吧 ? (15篇回复)
- 求助:EPM240用作开关的最快速度?上升沿?下降沿? (1篇回复)
- 定义为rand变量,为何调用randomize就可以获得随机值? (0篇回复)
- systemverilog 函数中是否应该使用this指针 ? (0篇回复)
- 求教FPGA xilinx ARTIX-7 用内部block ram 时钟可以达到多块? (9篇回复)
- 有人批量使用了ALTERA的MAX10 CPLD吗? (41篇回复)
- 现将《NIOSII那些事儿》及FPGA黑金开发板的相关资料集中于此贴,有需要的请来此贴下载 (203篇回复)
- systemverilog里可以直接用case,而没always ? (3篇回复)
- Kintex 7k325t大概价格多少 (21篇回复)
- 个人感觉VHDL比verilog好用,你觉得呢 (89篇回复)
- systemverilog中的 $属于一个什么符号 ? (0篇回复)
- systemverilog里函数的返回值 ? (0篇回复)
- 有用过AGM(遨格芯微)和ANLOGIC(安路科技)两家的FPGA的吗?据..... (13篇回复)
- Quartus编译过的程序在Pro里竟然编译通不过? (2篇回复)
- 求一份完整的ZYBO的原理图 (2篇回复)
- 求下载STM32_SPI_FPGA (2篇回复)
- FPGA能不能实现这样的需求:一路脉冲输入,复制4路输出? (40篇回复)
- 一个always内有两个case 。。。endcase ? (3篇回复)
- 请教XILINX 的中高端FPGA是如何排序的 Artix Kintex Spartan ... (10篇回复)
- FPGA读取OV7670 摄像头, 在VGA上显示异常 求教 (2篇回复)